CMOS集成電路後端設計與實戰 CMOS集成电路后端设计与实战

劉峰

  • 出版商: 機械工業
  • 出版日期: 2015-09-01
  • 售價: $414
  • 貴賓價: 9.5$393
  • 語言: 簡體中文
  • 頁數: 375
  • 裝訂: 平裝
  • ISBN: 7111514408
  • ISBN-13: 9787111514404
  • 相關分類: CMOS

立即出貨 (庫存 < 3)

買這商品的人也買了...

商品描述

 

<內容簡介>

劉峰編著的《CMOS集成電路後端設計與實戰》從廣度和深度兩方面闡述CMOS集成電路後端設計流程與設計技術,並通過竇戰案例深入地講解技術應用,有助於集成電路後端設計的初學者同時提高理論與宴戰水平。全書共有14章,分為三部分:後端全定製設計(標準單元庫設計)及實戰、後端半定製設計(佈局布線設計)及實戰、靜態時序分析及實戰。
本書適合作為微電子與集成電路相關專業研究生、本科生、專科生的教材和教輔書,也可作為電子、自控、通信、電腦類工程技術人員學習集成電路設計軟件和進修集成電路設計的專業技術參考書和工具書。

<章節目錄>

前言
第1章  引論
  1.1  集成電路發展史簡介
  1.2  國內集成電路發展現狀
  1.3  國際集成電路發展趨勢
第2章  集成電路後端設計方法
  2.1  集成電路後端設計
  2.2  後端全定製設計方法
    2.2.1  後端全定製設計流程介紹
    2.2.2  主流後端全定製設計工具介紹
    2.2.3  後端全定製設計小結
  2.3  後端半定製設計方法
    2.3.1  後端半定製設計流程介紹
    2.3.2  主流後端半定製設計工具介紹
    2.3.3  後端半定製設計小結
第一部分  後端全定製設計及實戰
第3章  後端全定製設計之標準單元設計技術
  3.1  設計標準單元庫的重要性
  3.2  標準單元設計技術
    3.2.1  標準單元的基本介紹
    3.2.2  標準單元的基本類型
    3.2.3  標準單元庫提供的數據
    3.2.4  標準單元設計參數
  3.3  標準單元設計流程
    3.3.1  方案設計
    3.3.2  標準單元電路及版圖設計
    3.3.3  標準單元庫版圖和時序信息的提取
    3.3.4  庫模型與庫文檔生成
    3.3.5  設計工具流程驗證
    3.3.6  測試電路設計及工藝流片驗證
  3.4  標準單元設計需要的數據
  3.5  標準單元設計EDA工具
第4章  後端全定製設計之標準單元電路設計技術
  4.1  CMOS工藝數字電路實現結構
    4.1.1  靜態電路實現結構
    4.1.2  偽NMOS電路實現結構
    4.1.3  傳輸管與傳輸門電路
    4.1.4  動態電路實現結構
    4.1.5  高扇入邏輯電路的實現結構
  4.2  CMOS數字電路優化
  4.3  標準單元庫中幾種時序單元介紹
    4.3.1  C2MOS觸發器
    4.3.2  真單相觸發器
    4.3.3  脈衝觸發器
    4.3.4  數據流觸發器
第5章  後端全定製設計之標準單元電路設計實戰
  5.1  電路設計流程
  5.2  時序單元HLFF的電路設計
    5.2.1  建立庫及電路設計環境
    5.2.2  Vituoso  Schematic  Composer使用基礎

    5.2.3  時序單元HLFF電路實現
    5.2.4  時序單元HLFF電路元件的產生
    5.2.5  時序單元HLFF電路網表輸出
  5.3  時序單元HLFF的電路模擬
    5.3.1  設置帶激勵輸入的模擬電路圖
    5.3.2  使用Virtuoso  Spectre  Circuit  Simulator進行電路模擬
第6章  後端全定製設計之標準單元版圖設計技術
  6.1  基本CMOS工藝流程
  6.2  基本版圖層
    6.2.1  NMOS/PMOS晶體管的版圖實現
    6.2.2  串聯晶體管的版圖實現
    6.2.3  並聯晶體管的版圖實現
    6.2.4  CMOS反相器的版圖實現
    6.2.5  緩衝器的版圖實現
    6.2.6  CMOS二輸入與非門和或非版圖實現
  6.3  版圖設計規則
  6.4  版圖設計中晶體管佈局方法
    6.4.1  基本歐拉路徑法
    6.4.2  歐拉路徑法在動態電路中的應用
    6.4.3  晶體管尺寸對版圖的影響
  6.5  標準單元版圖設計的基本指導
    6.5.1  優化設計標準單元
    6.5.2  標準單元PIN腳的設計
第7章  後端全定製設計之標準單元版圖設計實戰
  7.1  版圖設計流程
  7.2  時序單元HLFF版圖實現
    7.2.1  建立項目庫及版圖設計環境
    7.2.2  Vituoso  Layout  Editor使用基礎
    7.2.3  時序單元HLFF版圖實現
    7.2.4  時序單元HLFF版圖GDS輸出
  7.3  版圖設計規則檢查
    7.3.1  執行版圖設計規則檢查
    7.3.2  基於版圖設計規則結果的調試
  7.4  版圖與電路等價性檢查
    7.4.1  執行版圖與電路等價性檢查
    7.4.2  基於版圖與電路等價性檢查結果的調試
  7.5  版圖寄生參數提取
第8章  後端全定製設計之標準單元特徵化技術
  8.1  標準單元時序模型介紹
    8.1.1  基本的時序模型歸納
    8.1.2  時序信息建模方法
    8.1.3  時序信息文件基本內容
  8.2  標準單元物理格式LEF介紹
    8.2.1  LEF文件中重要參數詳細說明
    8.2.2  LEF文件全局設置
    8.2.3  LEF文件中工藝庫物理信息設置
    8.2.4  LEF文件中單元庫物理信息設置
    8.2.5  LEF對應的圖形視圖
第9章  後端全定製設計之標準單元特徵化實戰
  9.1  時序信息提取實現

    9.1.1  時序信息特徵化的實現流程
    9.1.2  時序信息特徵化的數據準備
    9.1.3  標準單元HLFF的時序信息特徵化
    9.1.4  SiliconSmart工具流程介紹
  9.2  物理信息抽象化實現
    9.2.1  物理信息抽象化實現流程
    9.2.2  建立物理信息抽象化工作環境
    9.2.3  標準單元HLFF的物理信息抽象化
    9.2.4  版圖抽象化後LEF數據輸出
第二部分  後端半定製設計及實戰
第10章  後端半定製設計之物理實現技術
   10.1  半定製物理實現工程師應該具備的能力
   10.2  半定製物理實現流程
   10.3  半定製物理實現使用的EDA工具
  10.4  半定製物理實現需要的數據
  10.5  佈局規劃
  10.6  電源規劃
     10.6.1  電壓降與電遷移
     10.6.2  電源規劃前的功耗預估方法
     10.6.3  電源條帶的基本設置方法
     10.6.4  電源環的基本設置方法
     10.6.5  電源網絡分析的基本方法
  10.7  時鐘樹的實現
     10.7.1  常見時鐘網絡的實現方法
     10.7.2  時鐘樹的綜合策略
     10.7.3  時鐘樹的基本性能參數
     10.7.4  時鐘樹的綜合流程
     10.7.5  門控時鐘
     10.7.6  時鐘樹優化基本指導
  10.8  布線
    10.8.1  天線效應
    10.8.2  串擾噪聲
    10.8.3  數模混合信號線走線的基本方法
  10.9
第11章  後端半定製設計之Open-SparcT1-FPU佈局布線實戰
  11.1  佈局布線的基本流程
  11.2  佈局布線工作界面介紹
  11.3  建立佈局布線工作環境
  11.4  佈局布線實現
    11.4.1  芯片佈局
    11.4.2  電源網絡實現
    11.4.3  自動放置標準單元
    11.4.4  時鐘樹綜合
    11.4.5  布線
    11.4.6  芯片版圖完整性實現
    11.4.7  佈局布線數據輸出
第12章  後端半定製設計之Open-SparcT1-FPU電壓降分析實戰
  12.1  電壓降分析的基本流程
  12.2  建立電壓降分析的工作環境
  12.3  電壓降分析實現

    12.3.1  設置電源網格庫
    12.3.2  功耗計算
    12.3.3  電壓降分析
第三部分  靜態時序分析及實戰
第13章  靜態時序分析技術
  13.1  靜態時序分析介紹
    13.1.1  靜態時序分析背景
    13.1.2  靜態時序分析優缺點
  13.2  靜態時序分析基本知識
    13.2.1  CMOS邏輯門單元時序參數
    13.2.2  時序模型
    13.2.3  互連線模型
    13.2.4  時序單元相關約束
    13.2.5  時序路徑
    13.2.6  時鐘特性
    13.2.7  時序弧
    13.2.8  PVT環境
  13.3  串擾噪聲
    13.3.1  串擾噪聲惡化原因
    13.3.2  串擾噪聲的體現形式
    13.3.3  串擾噪聲相互作用形式
    13.3.4  時間窗口
  13.4  時序約束
    13.4.1  時鐘約束
    13.4.2  I/O延時約束
    13.4.3  I/O環境建模約束
    13.4.4  時序例外
    13.4.5  恆定狀態約束
    13.4.6  屏蔽時序弧
    13.4.7  時序設計規則約束
  13.5  靜態時序分析基本方法
    13.5.1  時序圖
    13.5.2  時序分析策略
    13.5.3  時序路徑延時的計算方法
    13.5.4  時序路徑的分析方法
    13.5.5  時序路徑分析模式
第14章  靜態時序分析實戰
  14.1  靜態時序分析基本流程
  14.2  建立靜態時序分析工作環境
  14.3  靜態時序分析實現
    14.3.1  建立時間分析
    14.3.2  保持時間分析
    14.3.3  時序設計規則分析
    14.3.4  時序違反修復
參考文獻

 

<作者介紹>

編者:劉峰
劉峰,EETOP社區【後端設計】設計分論壇版主,擁有10年以上集成電路後端設計工程經驗。目前主要從事集成電路後端設計的研究和開發工作,先後供職於多家國內外知名集成電路設計公司和科研院所,參與了多項國家863計劃、核高基重大科技項目和重要的產品的研發。