芯粒設計與異質集成封裝

俞傑勳 徐柘淇 吳永波 王謙 蔡堅

芯粒設計與異質集成封裝

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商品描述

《芯粒設計與異質集成封裝》作者在半導體封裝領域擁有40多年的研發和製造經驗。《芯粒設計與異質集成封裝》共分為6章，重點介紹了先進封裝技術前沿，芯片分區異質集成和芯片切分異質集成，基於TSV轉接板的多系統和異質集成，基於無TSV轉接板的多系統和異質集成，芯粒間的橫向通信，銅-銅混合鍵合等內容。通過對這些內容的學習，能夠讓讀者快速學會解決芯粒設計與異質集成封裝相關問題的方法。 《芯粒設計與異質集成封裝》可作為高等院校微電子學與固體電子學、電子科學與技術、集成電路科學與工程等專業的高年級本科生和研究生的教材和參考書，也可供相關領域的工程技術人員參考。

作者簡介

劉漢誠（John H.Lau），伊利諾伊大學香檳分校理論與應用力學博士，不列顛哥倫比亞大學結構工程碩士，威斯康星大學麥迪遜分校工程力學碩士，菲爾萊狄更斯大學管理科學碩士，臺灣大學土木工程學士。 歷任臺灣欣興電子股份有限公司CTO、香港ASM太平洋科技有限公司高級技術顧問、臺灣工業技術研究院研究員、香港科技大學客座教授、新加坡微電子研究院MMC實驗室主任、惠普實驗室/安捷倫公司資深科學家（超過25年）。 擁有40多年的集成電路研發和製造經驗，專業領域包括集成電路的設計、分析、材料、工藝、製造、認證、可靠性、測試和熱管理等，目前研究領域為芯片異構集成、SiP、TSV、扇出/扇入晶圓/面板級封裝、MEMS、mini/ micro LED、3D IC集成、SMT和焊接力學等。 發表480多篇論文，發明30多項專利，舉辦300多場講座，撰寫20多部教科書（涉及3DIC集成、TSV、先進MEMS 封裝、倒裝芯片WLP、面積陣列封裝、高密度PCB、SMT、DCA、無鉛材料、焊接、製造和可靠性等領域）。 ASME Fellow、IEEE life Fellow、 IMAPSFellow,積極參與ASME、IEEE和IMAPS的多項技術活動。獲得ASME、IEEE、SME等協會頒發的多項榮譽，包括IEEE/ECTC最佳會議論文（1989）、IEEE/EPTC最佳論文獎（2009）、ASMETransactions最佳論文獎（電子封裝雜誌，2000）、IEEE Transactions最佳論文獎（CPMT,2010）、ASME/EEP傑出技術成就獎（1998）、IEEE/CPMT電子製造技術獎（1994）、IEEE/CPMT傑出技術成就獎（2000）、IEEE/CPMT傑出持續技術貢獻獎（2010）、SME電子製造全面卓越獎（2001）、潘文淵傑出研究獎（2011）、IEEE繼續教育傑出成就獎（2000）、IEEE CPMT技術領域獎（2013）和ASME伍斯特·裏德·華納獎章（2015）等。

目錄大綱

前言
第1章 先進封裝技術前沿
1.1 引言
1.2 倒裝芯片凸點成型及鍵合/組裝
1.2.1 倒裝芯片凸點成型
1.2.2 倒裝芯片鍵合/組裝
1.3 混合鍵合
1.3.1 混合鍵合的一些基本原理
1.3.2 索尼的CMOS圖像傳感器（CIS）混合鍵合
1.3.3 臺積電的混合鍵合
1.3.4 英特爾的混合鍵合
1.3.5 SK海力士的混合鍵合
1.4 2D IC集成
1.5 2.1D IC集成
1.5.1 封裝基板上的薄膜層
1.5.2 嵌入有機封裝基板的精細金屬線寬/線距RDL橋
1.5.3 嵌入扇出型環氧模塑料（EMC）的精細金屬線寬/線距RDL橋
1.5.4 精細金屬線寬/線距RDL柔性橋
1.6 2.3D IC集成
1.6.1 SAP/PCB方法
1.6.2 先上晶扇出型方法
1.6.3 後上晶扇出型方法
1.7 2.5D IC集成
1.7.1 AMD/聯電的2.5D IC集成
1.7.2 英偉達/臺積電的2.5D IC集成
1.7.3 2.5D IC集成的一些近期進展
1.8 3D IC集成
1.8.1 3D IC封裝（無TSV）
1.8.2 3D IC集成（有TSV）
1.9 芯粒設計與異質集成封裝
1.9.1 片上系統（SoC）
1.9.2 芯粒設計與異質集成封裝方法
1.9.3 芯粒設計與異質集成封裝的優點和缺點
1.9.4 賽靈思的芯粒設計與異質集成封裝
1.9.5 AMD的芯粒設計與異質集成封裝
1.9.6 CEA-Leti的芯粒設計與異質集成封裝
1.9.7 英特爾的芯粒設計與異質集成封裝
1.9.8 臺積電的芯粒設計與異質集成封裝
1.10 扇入型封裝
1.10.1 6面模塑的晶圓級芯片尺寸封裝（WLCSP）
1.10.2 WLCSP的可靠性：常規型與6面模塑型
1.11 扇出型封裝
1.12 先進封裝中的介質材料
1.12.1 為什麼需要低Dk和低Df的介質材料
1.12.2 為什麼需要低熱膨脹系數的介質材料
1.13 總結和建議
參考文獻
第2章 芯片分區異質集成和芯片切分異質集成
2.1 引言
2.2 DARPA在芯粒異質集成方面所做的努力
2.3 片上系統（SoC）
2.4 芯粒設計與異質集成封裝方法
2.5 芯粒設計與異質集成封裝的優點和缺點
2.6 賽靈思的芯粒設計與異質集成封裝
2.7 AMD的芯粒設計與異質集成封裝
2.8 英特爾的芯粒設計與異質集成封裝
2.9 臺積電的芯粒設計與異質集成封裝
2.10 Graphcore的芯粒設計與異質集成封裝
2.11 CEA-Leti的芯粒設計與異質集成封裝
2.12 通用芯粒互聯技術（UCIe）
2.13 總結和建議
參考文獻
第3章 基於TSV轉接板的多系統和異質集成
3.1 引言
3.2 矽通孔（TSV）
3.2.1 片上微孔
3.2.2 TSV（先通孔工藝）
3.2.3 TSV（中通孔工藝）
3.2.4 TSV（正面後通孔工藝）
3.2.5 TSV（背面後通孔工藝）
3.3 無源TSV轉接板與有源TSV轉接板
3.4 有源TSV轉接板的制備
3.5 基於有源TSV轉接板的多系統和異質集成（3D IC集成）
3.5.1 UCSB/AMD的基於有源TSV轉接板的多系統和異質集成
3.5.2 英特爾的基於有源TSV轉接板的多系統和異質集成
3.5.3 AMD的基於有源TSV轉接板的多系統和異質集成
3.5.4 CEA-Leti的基於有源TSV轉接板的多系統和異質集成
3.6 無源TSV轉接板的製作
3.6.1 TSV的製作
3.6.2 RDL的製作
3.6.3 RDL的製作：聚合物與電鍍銅及刻蝕方法
3.6.4 RDL的製作：SiO2與銅大馬士革電鍍及CMP方法
3.6.5 關於銅大馬士革電鍍工藝中接觸式光刻的提示
3.6.6 背面處理及組裝
3.7 基於無源TSV轉接板的多系統和異質集成（2.5D IC集成）
3.7.1 CEA-Leti的SoW（晶上系統）
3.7.2 臺積電的CoWoS（基板上晶圓上芯片）
3.7.3 賽靈思/臺積電的多系統和異質集成
3.7.4 Altera/臺積電的多系統和異質集成
3.7.5 AMD/聯電的多系統和異質集成
3.7.6 英偉達/臺積電的多系統和異質集成
3.7.7 臺積電含深槽電容（DTC）的多系統和異質集成
3.7.8 三星帶有集成堆疊電容（ISC）的多系統和異質集成
3.7.9 Graphcore的多系統和異質集成
3.7.10 富士通的多系統和異質集成
3.7.11 三星的多系統和異質集成（I-Cube4）
3.7.12 三星的多系統和異質集成（H-Cube）
3.7.13 三星的多系統和異質集成（MIoS）
3.7.14 IBM的多系統和異質集成（TCB）
3.7.15 IBM的多系統和異質集成（混合鍵合）
3.7.16 EIC及PIC的多系統和異質集成（二維並排型）
3.7.17 EIC及PIC的多系統和異質集成（三維堆疊型）
3.7.18 Fraunhofer基於玻璃轉接板的多系統和異質集成
3.7.19 富士通基於玻璃轉接板的多系統和異質集成
3.7.20 Dai Nippon/AGC基於玻璃轉接板的多系統和異質集成
3.7.21 GIT基於玻璃轉接板的多系統和異質集成
3.7.22 漢諾威萊布尼茨大學/烏爾姆大學的化學鍍玻璃轉接板
3.7.23 總結和建議
3.8 基於堆疊TSV

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