芯片設計-CMOS模擬集成電路版圖設計與驗證:基於Cadence 6.1.7 第3版

陳鋮穎 陳黎明 蔣見花 王興華

  • 出版商: 機械工業
  • 出版日期: 2025-06-01
  • 售價: $594
  • 語言: 簡體中文
  • 頁數: 433
  • ISBN: 7111778855
  • ISBN-13: 9787111778851
  • 相關分類: 電子電路電機類
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商品描述

本書聚焦CMOS模擬集成電路版圖設計領域,從版圖的基本概念、設計方法和EDA工具入手,循序漸進地介紹了CMOS模擬集成電路版圖規劃、布局、設計到流片的全流程;詳盡地介紹了目前主流使用的模擬集成電路版圖設計和驗證工具——Cadence IC 6.1.7與Siemens EDA Calibre Design Solutions(Calibre);也介紹了Calibre DRC、LVS規則的基本語法,同時展示了運算放大器、帶隙基準源、低壓差線性穩壓器、模—數轉換器等典型模擬集成電路版圖的設計實例;並結合實例對LVS驗證中的典型案例進行了歸納和總結; 對集成電路設計使用的工藝設計工具包內容及參數化單元建立方法進行了討論。 本書通過結合基礎、工具和設計實踐,由淺入深,使讀者深刻了解CMOS模擬集成電路版圖設計和驗證的規則、流程和基本方法,對於高校集成電路學院進行CMOS模擬集成電路學習的本科生、研究生,以及本領域工程師,都會起到有益的幫助。

作者簡介

陳鋮穎,男,廈門理工學院教授,作為科研骨幹和項目負責人參與了 知識創新工程“C/L雙波段衛星導航系統”,“ 16bit 300K sigma-delta AD模數轉換器” 、02 重大專項“面向FPGA芯片的抗輻照加固技術研究 ”和“0.35um SOI工藝單元庫建設”、 知識創新重大專項“多傳感器集成與節點核心芯片研發”、863課題“面向醫用集成電路的極低功耗數字信號處理器及電路實現關鍵技術研究 ”、“磁隧道結生物傳感器檢測技術研究 ”及973課題“基於碳納米管的無摻雜高性能CMOS器件和集成電路研究”等多次科研項目的研究與設計工作,取得多項成果。近年來發表文章16篇,申請 外專利13項,其中已授權專利6項,出版專業書籍3本。具有紮實的理論基礎、豐富的模擬集成電路設計經驗及項目組織協調能力,在半導體工藝、電路設計開發領域積累了豐富的經驗和學術研究成果。

目錄大綱

第3版前言
第2版前言
版前言
第1章 集成電路器件1
1.1概述1
1.2平面全耗盡 緣襯底上矽(FD-SOI )MOSFET3
1.2.1采用薄氧化埋層的原因4
1.2.2超薄體中的二維效應6
1.3FinFET9
1.3.1三柵以及雙柵FinFET10
1.3.2實際中的結構選擇16
1.4碳基晶體管16
1.4.1碳納米管17
1.4.2碳納米管場效應晶體管18
1.5版圖相關效應22
1.5.1阱鄰近效應22
1.5.2淺槽隔離應力效應23
1.6基於gm/ID的設計方法28
1.6.1模擬集成電路的層次化設計29
1.6.2gm/ID設計方法所處的地位29
1.6.3gm/ID設計方法的優勢30
1.6.4基於Vov的設計方法31
1.6.5gm/ID設計方法詳述34
1.6.6基於gm/ID的設計實例36
第2章CMOS模擬集成電路版圖基礎38
2.1CMOS模擬集成電路設計流程38
2.2CMOS模擬集成電路版圖定義40
2.3CMOS模擬集成電路版圖設計流程41
2.3.1版圖規劃42
2.3.2版圖設計實現43
2.3.3版圖驗證44
2.3.4版圖完成45
2.4版圖設計通用規則45
2.5版圖布局47
2.5.1對稱約束下的晶體管級布局47
2.5.2版圖約束下的層次化布局49
2.6版圖布線52
2.7CMOS模擬集成電路版圖匹配設計55
2.7.1CMOS工藝失配機理55
2.7.2元器件版圖匹配設計規則57
第3章Cadence Virtuoso 6.1.7 版圖設計工具59
3.1Cadence Virtuoso 6.1.7 界面介紹59
3.1.1Cadence Virtuoso 6.1.7 CIW界面介紹60
3.1.2Cadence Virtuoso 6.1.7 Library Manager界面介紹64
3.1.3Cadence Virtuoso 6.1.7 Library Path Editor操作介紹76
3.1.4Cadence Virtuoso 6.1.7 Layout Editor界面介紹82
3.2Virtuoso基本操作103
3.2.1創建圓形103
3.2.2創建矩形104
3.2.3創建路徑105
3.2.4創建標識名105
3.2.5調用器件和陣列106
3.2.6創建接觸孔和通孔107
3.2.7創建環形圖形108
3.2.8移動命令109
3.2.9覆制命令109
3.2.10拉伸命令110
3.2.11刪除命令111
3.2.12合並命令111
3.2.13改變層次關系命令112
3.2.14切割命令113
3.2.15旋轉命令114
3.2.16屬性命令114
3.2.17分離命令115
3.2.18改變形狀命令116
3.2.19版圖層擴縮命令117
第4章Siemens EDA Calibre版圖驗證工具118
4.1Siemens EDA Calibre版圖驗證工具簡介118
4.2Siemens EDA Calibre版圖驗證工具調用118
4.2.1采用內嵌在Cadence Virtuoso Layout Editor的工具啟動118
4.2.2采用Calibre圖形界面啟動120
4.2.3采用Calibre查看器啟動121
4.3Siemens EDA Calibre DRC驗證122
4.3.1Calibre DRC驗證簡介122
4.3.2Calibre Interactive nmDRC 界面介紹124
4.3.3Calibre nmDRC驗證流程舉例129
4.4Siemens EDA Calibre nmLVS驗證137
4.4.1Calibre nmLVS驗證簡介137
4.4.2Calibre nmLVS界面介紹137
4.4.3Calibre LVS驗證流程舉例146
4.5Siemens EDA Calibre寄生參數提取(PEX)153
4.5.1Calibre PEX驗證簡介153
4.5.2Calibre PEX界面介紹154
4.5.3Calibre PEX流程舉例161
第5章Calibre驗證文件168
5.1基本概念168
5.2DRC基礎174
5.3尺寸規則檢查184
5.4基於多邊形的規則檢查196
5.5基於邊沿和錯誤的規則檢查213
5.6LVS基礎218
5.7建立連接關系221
5.8器件檢查229
第6章CMOS模擬集成電路版圖設計與驗證流程232
6.1設計環境準備232
6.2單級跨導放大器電路的建立和前仿真235
6.3跨導放大器版圖設計242
6.4跨導放大器版圖驗證與參數提取247
6.5跨導放大器電路後仿真259
6.6輸入輸出單元環設計265
6.7主體電路版圖與輸入輸出單元環的連接270
6.8導出GDSII文件274
第7章運算放大器的版圖設計278
7.1運算放大器基礎278
7.2運算放大器的基本特性和分類279
7.2.1運算放大器的基本特性279
7.2.2運算放大器的性能參數280
7.2.3運算放大器的分類283
7.3單級折疊共源共柵運算放大器的版圖設計287
7.4兩級全差分密勒補償運算放大器的版圖設計291
7.5電容—電壓轉換電路版圖設計295
第8章帶隙基準源與低壓差線性穩壓器的版圖設計301
8.1帶隙基準源的版圖設計301
8.1.1帶隙基準源基本原理301
8.1.2帶隙基準源版圖設計實例306
8.2低壓差線性穩壓器的版圖設計310
8.2.1低壓差線性穩壓器的基本原理310
8.2.2低壓差線性穩壓器版圖設計實例312
第9章模—數轉換器版圖設計316
9.1性能參數316
9.1.1靜態參數316
9.1.2動態特性318
9.1.3功耗指標320
9.1.4抖動320
9.2模—數轉換器的結構及版圖設計321
9.2.1快閃型模—數轉換器(Flash ADC)321
9.2.2快閃型模—數轉換器版圖設計324
9.2.3流水線模—數轉換器(Pipelined ADC)基礎329
9.2.4流水線模—數轉換器版圖設計336
9.2.5逐次逼近模—數轉換器(Successive Approximation ADC )337
9.2.6逐次逼近模—數轉換器版圖設計342
9.2.7Sigma-delta模—數轉換器344
9.2.8Sigma-delta調制器版圖設計358
9.2.9兩步式單斜率模—數轉換器360
9.2.10兩步式單斜率模—數轉換器版圖設計390
9.3混合信號集成電路版圖設計396
0章標準輸入輸出單元庫版圖設計399
10.1標準輸入輸出單元庫概述399
10.1.1標準輸入輸出單元庫基本性能參數399
10.1.2標準輸入輸出單元庫分類400
10.2輸入輸出單元庫基本電路結構401
10.2.1數字雙向模塊基本電路結構402
10.2.2模擬輸入輸出模塊基本電路結構406
10.2.3電源與地模塊基本電路結構406
10.2.4切斷單元與連接單元407
10.3輸入輸出單元庫版圖設計408
10.3.1數字輸入輸出單元版圖設計408
10.3.2模擬輸入輸出單元的制作416
10.3.3焊盤(PAD)的制作418
1章Calibre LVS常見錯誤解析421
11.1LVS錯誤對話框(RVE對話框)421
11.2誤連接427
11.3短路428
11.4斷路429
11.5違反工藝原理429
11.6漏標432
11.7元件參數錯誤433
2章工藝設計工具包(PDK)434
12.1PDK概述434
12.2輸入輸出單元庫436
12.3模擬PDK文件包439
12.4邏輯PDK文件包441
12.5工藝設計工具包開發簡述441
參考文獻443
本書遵循 教指委相關指導文件和高等院校學生學習規律編寫而成。芯片版圖設計經典圖書。