現代CPU設計

胡偉武，1991年畢業於中國科學技術大學計算機系，隨後免試進入 計算所直接攻讀博士學位，師從 計算機專家夏培肅院士，1996年3月博士畢業並獲工學博士學位。現任 計算技術研究所研究員、博士生導師，龍芯中科技術股份有限公司董事長、龍芯CPU首席科學家。全國青聯委員，第十一屆 代表，黨的十八、十九、二十大代表。主要研究方向為計算機系統結構和微處理器設計，作為總設計師成功研制多款國產龍芯高性能通用CPU。主持 自然科學基金、 863高技術研究、 “核高基”科技重大專項、 知識創新工程等項目10餘項。出版專著3部，在 外期刊和會議上發表論文70餘篇，申請專利62件。曾獲 科技進步二等獎、 院長獎學金特別獎、全國首屆 博士論文獎、 第五屆 青年、 第七屆傑出青年、中國青年五四獎章等獎勵。<br /> <br />汪文祥，博士，正 工程師，龍芯中科技術股份有限公司處理器核首席架構師， 大學崗位教授。主要研究方向為處理器體系結構設計、處理器驗證及計算機系統性能分析優化等，參與多項 “核高基”、863 和 973 項目，在 外各種期刊和學術會議上發表文章10餘篇，申請專利數十項、授權專利10餘項。2012 年起任龍芯中科芯片研發部IP組組長，負責龍芯系列CPU IP 核的開發研制及維護，參與制定龍芯指令系統架構規範。著有《CPU設計實戰》《計算機體系結構》《計算機體系結構基礎》等。<br /><br />王煥東，博士，龍芯中科技術股份有限公司首席工程師。主要研究方向為計算機體系結構、多核處理器設計、內存接口及高速I/O接口設計等，參與多項 “核高基”、863和973項目，在 外各種期刊和學術會議發表文章10餘篇，申請專利20餘項。2010年起任龍芯中科芯片研發部多核結構組組長，負責龍芯3號及龍芯2號系列多核處理器芯片的開發研制。 <br /><br />譚弘澤，博士，龍芯中科技術股份有限公司研發工程師，畢業於 計算技術研究所，主要研究方向為高性能處理器體系結構設計、處理器性能分析與優化。長期從事國產處理器核架構設計和性能調優工作，參與核心部件版本演進與工程化落地，具備紮實的理論功底與豐富的工程實踐經驗。

前言
第1章 引言
1.1 計算機系統結構基礎
1.1.1 計算機的基本組成
1.1.2 計算機系統的工作過程
1.2 衡量計算機的指標
1.2.1 計算機的性能
1.2.2 計算機的價格
1.2.3 計算機的功耗
1.3 計算機系統結構的發展
1.3.1 摩爾定律和工藝的發展
1.3.2 計算機應用和體系結構
1.3.3 計算機系統結構發展面臨的障礙
1.4 計算機系統結構設計的基本原則
1.4.1 平衡性
1.4.2 局部性
1.4.3 並行性
1.4.4 虛擬化
1.5 本章小結
第2章 指令系統結構
2.1 指令系統結構的發展歷程
2.1.1 影響指令系統發展的因素
2.1.2 主要指令系統結構的類型
2.2 基礎指令系統的用戶態子集
2.2.1 指令的基本組成
2.2.2 RISC指令系統示例
2.3 基礎指令系統的核心態子集
2.3.1 特權等級
2.3.2 異常與中斷
2.3.3 存儲管理
2.3.4 控制狀態寄存器
2.4 SIMD指令擴展
2.4.1 SIMD指令發展簡史
2.4.2 SIMD指令經典技術
2.4.3 SIMD指令技術演進
2.5 虛擬化擴展
2.5.1 CPU虛擬化
2.5.2 內存虛擬化
2.5.3 I/O虛擬化
2.6 本章小結
第3章 處理器流水線設計概述
3.1 靜態調度流水線
3.1.1 經典五級流水線
3.1.2 指令間相關和流水線沖突
3.1.3 流水線中的異常處理
3.1.4 超流水和超標量
3.1.5 靜態指令調度
3.2 動態調度流水線
3.2.1 動態調度流水線基礎設計
3.2.2 Tomasulo算法實現案例
3.2.3 基於重命名緩存的寄存器重命名
3.2.4 基於統一物理寄存器堆的寄存器重命名
3.2.5 超標量動態調度流水線
3.3 真實設計案例：龍芯LA464處理器核
3.3.1 取指部件
3.3.2 指令分配與提交部件
3.3.3 定點部件與向量部件
3.3.4 訪存部件
3.3.5 緩存失效隊列
3.4 本章小結
第4章 處理器前端
4.1 前端性能影響
4.2 前端整體結構
4.2.1 耦合式前端
4.2.2 解耦式前端
4.2.3 分支預測流水線
4.3 條件分支預測器
4.3.1 靜態分支預測
4.3.2 飽和計數器
4.3.3 Bimodal分支預測器
4.3.4 分支歷史
4.3.5 簡單全局歷史預測器
4.3.6 組合分支預測器
4.3.7 YAGS分支預測器
4.3.8 神經網絡預測器
4.3.9 TAGE分支預測器
4.3.10 Loop預測器
4.3.11 SC預測器
4.3.12 BATAGE分支預測器
4.3.13 帶寬優化技術
4.4 間接分支預測器
4.4.1 類GShare間接分支預測器
4.4.2 SNIP
4.4.3 ITTAGE預測器
4.5 RAS
4.5.1 簡單RAS
4.5.2 SCRAS
4.5.3 CTRAS
4.5.4 DSRAP
4.5.5 SARAS
4.5.6 後備預測
4.5.7 HRAS
4.6 BTB
4.6.1 分支預測的對象
4.6.2 相聯結構
4.6.3 區域BTB
4.6.4 多分支預測
4.6.5 存儲壓縮
4.7 本章小結
第5章 處理器後端
5.1 寄存器重命名設計
5.1.1 基於ROB或重命名緩存的重命名實現方案
5.1.2 基於統一物理寄存器堆的重命名實現方案
5.2 保留站設計
5.2.1 保留站項
5.2.2 保留站和寄存器的關系
5.2.3 保留站的組織方式
5.2.4 指令發射執行過程
5.2.5 指令挑選
5.2.6 指令喚醒
5.2.7 指令分配
5.3 後端執行階段處理
5.3.1 常見功能部件
5.3.2 前遞數據網絡
5.3.3 執行資源分簇
5.3.4 訪存指令執行處理
5.4 本章小結
第6章 存儲子系統
6.1 Cache設計概述
6.1.1 Cache的映射與組織方式
6.1.2 組相聯Cache的訪問方式
6.1.3 Cache的寫入
6.1.4 Cache的替換
6.1.5 非阻塞Cache設計
6.1.6 支持超標量取指的指令Cache
6.1.7 支持超標量訪存的數據Cache
6.2 TLB設計概述
6.2.1 TLB結構
6.2.2 TLB缺失處理
6.2.3 軟硬協同維護TLB
6.3 TLB和一級Cache的協同關系
6.4 Cache替換策略
6.4.1 無生命期歷史的替換策略
6.4.2 含前生命期歷史的替換策略
6.5 Cache預取
6.5.1 指令預取
6.5.2 數據預取
6.6 本章小結
第7章 多核處理器
7.1 並行編程模型與多處理器系統
7.1.1 程序的並行行為
7.1.2 共享存儲編程模型
7.1.3 消息傳遞編程模型
7.1.4 共享存儲與消息傳遞多處理器系統
7.1.5 常見共享存儲系統
7.2 存儲一致性
7.2.1 共享存儲系統的指令相關
7.2.2 共享存儲系統的訪存事件次序
7.2.3 存儲一致性模型
7.3 多核處理器的片上Cache
7.3.1 片上Cache結構
7.3.2 Cache一致性協議的分類
7.3.3 Cache一致性協議的實現
7.4 本