電腦組成原理實驗指導 (基於 RISC-V 在線實訓)
華中科技大學電腦科學與技術學院
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商品描述
“電腦組成原理”是一門理論性、工程性和實踐性都很強的專業核心基礎課程，其實踐教學對理論教學具有強支撐作用，是強化讀者電腦系統能力、分析與解決復雜工程問題能力的重要途徑。
作者本著“理論與實踐一體化、實驗目標系統化、實驗平臺虛擬化、課程實驗在線化、實驗過程遊戲化”的原則，歷經十年持續的實踐教學改革，開發了一系列原創的硬件在線模擬實驗，建立了立足電腦系統、逐層遞進、以設計型實驗為主導的實踐教學體系。本書站在硬件工程師的視角，從邏輯門電路開始逐步設計運算器、存儲器、數據通路和控制器、沖突冒險與中斷異常處理機制，直至完整的RISC-V流水CPU，旨在幫助讀者深入理解電腦軟硬件系統。
本書可作為高等學校電腦相關專業“電腦組成原理”課程的配套實驗指導用書和電腦系統能力培養的參考書，也可供相關專業工程技術人員參考。
作者簡介
譚誌虎，華中科技大學教授，院長助理，主要研究方向為電腦系統結構，網絡存儲，科研成果獲湖北省科技進步一等獎。主要承擔《電腦組成原理》、《電腦組織與結構》、《電腦系統基礎》、《Verilog語言》、《電腦系統能力綜合訓練》等課程的教學工作，在中國大學慕課上開設《電腦組成原理》、《電腦硬件系統設計》兩門慕課課程，主編《電腦組成原理實踐教程---從邏輯門到CPU》教材一部。主持省部級教改項目5項，發表CSSCI類教研論文7篇，先後獲湖北省教學成果一等獎，校實驗技術成果一等獎，寶鋼優秀教師獎，校教師教學競賽一等獎，教學質量一等獎，課堂教學卓越獎。
目錄大綱
第 1章 數據表示實驗
1.1 漢字編碼實驗 1
1.1.1 實驗目的 1
1.1.2 實驗原理 1
1.1.3 實驗內容 2
1.1.4 實驗思考 4
1.2 奇偶校驗設計實驗 4
1.2.1 實驗目的 4
1.2.2 實驗原理 4
1.2.3 實驗內容 5
1.2.4 實驗思考 6
1.3 磁盤陣列條帶校驗設計實驗 6
1.3.1 實驗目的 6
1.3.2 實驗原理 6
1.3.3 實驗內容 8
1.3.4 實驗思考 9
1.4 海明校驗碼設計實驗 9
1.4.1 實驗目的 9
1.4.2 實驗原理 9
1.4.3 實驗內容 10
1.4.4 實驗思考 12
1.5 CRC 校驗碼設計實驗 12
1.5.1 實驗目的 12
1.5.2 實驗原理 12
1.5.3 實驗內容 13
1.5.4 實驗思考 15
1.6 編碼流水傳輸設計實驗 15
1.6.1 實驗目的 15
1.6.2 實驗原理 15
1.6.3 實驗內容 15
1.6.4 實驗思考 16
第 2章 運算器實驗 17
2.1 可控加減法電路設計實驗 17
2.1.1 實驗目的 17
2.1.2 實驗內容 17
2.1.3 實驗思考 18
2.2 4 位快速加法器設計實驗 18
2.2.1 實驗目的 18
2.2.2 實驗內容 18
2.2.3 實驗思考 19
2.3 多位快速加法器設計實驗 19
2.3.1 實驗目的 19
2.3.2 實驗內容 20
2.3.3 實驗思考 21
2.4 32 位 ALU 設計實驗 21
2.4.1 實驗目的 21
2.4.2 實驗內容 22
2.4.3 實驗思考 23
2.5 陣列乘法器設計實驗 23
2.5.1 實驗目的 23
2.5.2 實驗內容 24
2.5.3 實驗思考 25
2.6 原碼一位乘法器設計實驗 25
2.6.1 實驗目的 25
2.6.2 實驗內容 26
2.6.3 實驗思考 27
2.7 補碼一位乘法器設計實驗 27
2.7.1 實驗目的 27
2.7.2 實驗內容 27
2.7.3 實驗思考 29
2.8 乘法流水線設計實驗 29
2.8.1 實驗目的 29
2.8.2 實驗內容 29
2.8.3 實驗思考 30
第3章存儲系統實驗 41
3.1 RAM組件實驗 41
3.1.1 實驗目的 41
3.1.2 實驗原理 41
3.1.3 實驗內容 42
3.1.4 實驗思考 42
3.2 存儲器擴展實驗 42
3.2.1 實驗目的 42
3.2.2 實驗內容 42
3.2.3 實驗思考 44
3.3 存儲子系統設計實驗 44
3.3.1 實驗目的 44
3.3.2 實驗原理 44
3.3.3 實驗內容 45
3.3.4 實驗思考 48
3.4 寄存器文件設計實驗 48
3.4.1 實驗目的 48
3.4.2 實驗內容 48
3.4.3 實驗思考 50
3.5 cache硬件設計實驗 50
3.5.1 實驗目的 50
3.5.2 實驗原理 50
3.5.3 實驗內容 51
3.5.4 實驗思考 53
3.6 cache軟件模擬實驗 54
3.6.1 實驗目的 54
3.6.2 實驗原理 54
3.6.3 實驗內容 55
3.7 cache性能分析實驗 55
3.7.1 實驗目標 55
3.7.2 實驗原理 56
3.7.3 實驗內容 56
3.8 虛擬存儲器模擬實驗 60
3.8.1 實驗目的 60
3.8.2 實驗內容 60
第4章RISC-V匯編程序設計實驗 62
4.1 RISC-V體系結構 62
4.1.1 RISC-V通用寄存器 62
4.1.2 RISC-V浮點寄存器 63
4.1.3 RISC-V控制狀態寄存器 64
4.2 RISC-V指令集 65
4.2.1 功能描述符號 65
4.2.2 指令格式 65
4.2.3 R型指令 66
4.2.4 I型指令 67
4.2.5 S型指令 68
4.2.6 B型指令 68
4.2.7 U型指令 69
4.2.7 J型指令 70
4.2.6 RISC-V尋址方式 70
4.2.7 RISC-V數據類型 71
4.3 RISC-V匯編入門 71
4.3.1 程序結構 71
4.3.2 數據聲明 72
4.3.3 RISC-V訪存指令 73
4.3.4 匯編尋址方式 74
4.3.5 算術運算指令 75
4.3.6 程序控制指令 75
4.3.7 RISC-V偽指令 76
4.3.8 系統調用與輸入/輸出 77
4.4 RISC-V編程進階 78
4.4.1 運算語句 78
4.4.2 數組訪問 78
4.4.3 條件分支結構 78
4.4.4 do while循環結構 79
4.4.5 while循環結構 79
4.4.6 for循環結構 79
4.4.7 過程調用 80
4.5 RISC-V程序設計實驗 81
4.5.1 實驗目的 81
4.5.2 實驗內容 82
第5章RISC-V處理器設計實驗 86
5.1 單總線三級時序CPU設計實驗 86
5.1.1 實驗目的 86
5.1.2 實驗原理 86
5.1.3 實驗內容 88
5.1.4 實驗思考 94
5.2 單總線現代時序CPU設計實驗 94
5.2.1 實驗目的 94
5.2.2 實驗原理 94
5.2.3 實驗內容 95
5.2.4 實驗思考 100
5.3 單周期RISC-V處理器設計實驗 101
5.3.1 實驗目的 101
5.3.2 實驗原理 101
5.3.3 實驗內容 101
5.3.4 註意事項 108
5.3.5 實驗思考 111
第6章指令流水線設計實驗 112
6.1 理想流水線CPU設計實驗 112
6.1.1 實驗目的 112
6.1.2 實驗原理 112
6.1.3 實驗內容 113
6.1.4 實驗步驟 114
6.1.5 註意事項 115
6.1.6 實驗思考 116
6.2 氣泡流水線CPU設計實驗 116
6.2.1 實驗目的 116
6.2.2 實驗原理 116
6.2.3 實驗內容 117
6.2.4 實驗測試 119
6.2.5 實驗思考 121
6.3 重定向流水線CPU設計實驗 121
6.3.1 實驗目的 121
6.3.2 實驗原理 121
6.3.3 實驗內容 123
6.3.4 實驗思考 124
6.4 動態分支預測機制設計實驗 124
6.4.1 實驗目的 124
6.4.2 實驗原理 124
6.4.3 實驗內容 125
6.4.4 實驗思考 127
第7章輸入/輸出系統實驗 128
7.1 程序查詢控制方式編程實驗 128
7.1.1 實驗目的 128
7.1.2 實驗原理 128
7.1.3 實驗內容 129
7.2 中斷服務程序編程實驗 130
7.2.1 實驗目的 130
7.2.2 實驗原理 130
7.2.3 實驗內容 130
7.3 三級時序中斷機制設計實驗 131
7.3.1 實驗目的 131
7.3.2 實驗內容 131
7.3.3 實驗思考 135
7.4 現代時序中斷機制設計實驗 135
7.4.1 實驗目的 135
7.4.2 實驗內容 135
7.4.3 實驗思考 141
7.5 單周期RISC-V單級中斷機制設計實驗 141
7.5.1 實驗目的 141
7.5.2 實驗內容 141
7.5.3 實驗步驟 142
7.5.4 實驗思考 143
7.6 單周期RISC-V多重中斷機制設計實驗 145
7.6.1 實驗目的 145
7.6.2 實驗內容 145
7.6.3 實驗步驟 145
7.6.4 實驗思考 146
7.7 流水中斷機制設計實驗 146
7.7.1 實驗目的 146
7.7.2 實驗內容 146
7.7.3 實驗思考 147
第8章實驗平臺與常見問題 148
8.1 Logisim軟件介紹 148
8.2 Logisim常見問題 149
8.3 頭歌平臺介紹 154
8.4 頭歌平臺常見問題 155
8.5 RARS模擬器介紹 158
8.5.1 RARS集成開發環境 159
8.5.2 交互式調試功能 162
參考文獻 163
