Xilinx FPGA高速串行傳輸技術與應用

一直從事網絡路由、交換和安全設備的系統設計和硬件開發，在FPGA IP核應用和高速接口設計方面積累了豐富的工程經驗，先後撰寫學術論文十余篇，申請國家專利6項，多次作為硬件設計負責人承擔國家“863”項目和“973”項目，取得了一系列科研成果，多次獲得國家和省市級科技進步獎項。長期從事電子類競賽的指導工作，2012年指導研究生團隊取得第八屆全國研究生電子競賽金獎，獲得電子學會頒發的優秀指導老師稱號。

目 錄
第1章 數據傳輸技術綜述與發展趨勢 1
1.1 數據傳輸技術簡介 1
1.1.1 並行傳輸技術簡介 1
1.1.2 串行傳輸技術簡介 6
1.2 高速串行傳輸技術的應用需求 10
1.2.1 高速並行傳輸的技術瓶頸 10
1.2.2 高速串行傳輸的技術優勢 12
1.3 高速串行傳輸技術的推動力 13
1.3.1 I/O技術的不斷改進 13
1.3.2 多重相位技術 15
1.3.3 線路編碼技術 16
1.3.4 擾碼傳輸技術 18
1.3.5 發送預加重技術 19
1.3.6 接收均衡技術 22
1.4 高速數據串行傳輸的解決方案 24
1.5 本章小結 24
第2章 常用高速串行傳輸接口協議簡介 26
2.1 XAUI協議簡介和應用 26
2.1.1 以太網技術的發展歷程 26
2.1.2 XGMII接口簡介與分析 27
2.1.3 XAUI協議的技術優勢 28
2.1.4 XAUI協議詳解 29
2.2 Interlaken協議應用簡介 31
2.2.1 Interlaken協議簡介 31
2.2.2 Interlaken協議數據格式 33
2.2.3 Interlaken接口信號簡介 36
2.3 SATA協議簡介和應用 36
2.3.1 SATA協議簡介 36
2.3.2 SATA協議分層模型 38
2.3.3 SATA接口信號說明 40
2.4 PCI-Express協議簡介和應用 41
2.4.1 PCI-Express協議簡介 41
2.4.2 PCI-Express協議分層模型 42
2.4.3 PCI-Express Slot物理接口簡介 44
2.5 RapidIO協議簡介和應用 45
2.5.1 RapidIO協議簡介 45
2.5.2 RapidIO分層模式說明 47
2.5.3 RapidIO接口信號描述 51
2.6 Aurora協議簡介和應用 52
2.7 ATCA機箱的背板串行技術 53
2.7.1 PICMG3.0規範簡介 53
2.7.2 ATCA機箱的背板接口標準 54
2.8 本章小結 55
第3章 Virtex-6 GTX收發器的功能結構和應用概述 56
3.1 Virtex-6 GTX收發器的功能和結構 56
3.1.1 Virtex-6 GTX收發器的功能簡介 56
3.1.2 Virtex-6 FPGA中的GTX架構 57
3.1.3 Virtex-6 GTX收發器的內部電路結構 57
3.2 TX發送端的功能和結構說明 59
3.2.1 TX Interface接口說明 60
3.2.2 TX發送端的時鐘結構 62
3.2.3 TXOUTCLK時鐘應用說明 64
3.2.4 TX發送端的復位過程描述 66
3.2.5 TX發送端的8b/10b編碼器 68
3.2.6 TX發送端的緩沖區介紹 70
3.2.7 TX發送端的PRBS模式產生器 71
3.2.8 TX發送端的極性控制功能 73
3.3 RX接收端的功能和結構簡介 73
3.3.1 RX接收端的功能說明 73
3.3.2 RX接收端的時鐘電路結構 74
3.3.3 RX極性控制 76
3.3.4 RX接收端的PRBS模式檢測器 76
3.3.5 RX接收端的字節和字對齊功能 77
3.3.6 RX接收端的LOS狀態機 80
3.3.7 RX接收端的8b/10b解碼器 81
3.3.8 RX接收端的彈性緩沖區 82
3.3.9 RX接收端的時鐘糾正功能 86
3.3.10 RX接收端的通道綁定功能介紹 88
3.3.11 RX接收端的復位初始化 93
3.3.12 RX Interface接口說明 94
3.4 本章小結 96
第4章 XAUI核的功能簡介和應用說明 98
4.1 XAUI協議應用簡介 98
4.2 Xilinx XAUI核功能簡介 99
4.2.1 Xilinx XAUI核應用概述 99
4.2.2 Xilinx XAUI核功能描述 100
4.3 XAUI核的接口信號描述 101
4.3.1 XAUI接口信號概述 101
4.3.2 用戶端接口簡介 102
4.3.3 GTX收發器接口簡介 105
4.3.4 MDIO管理接口簡介 105
4.3.5 配置和狀態接口信號 106
4.3.6 時鐘和復位接口簡介 108
4.4 XAUI核內部時鐘結構 108
4.5 XAUI核的定制和創建 109
4.5.1 XAUI核的生成 109
4.5.2 建立XAUI核仿真工程 112
4.5.3 自生成數據的XAUI核仿真說明 113
4.6 本章小結 117
第5章 Xilinx PCI-Express核簡介 118
5.1 Xilinx PCI-Express核學習導讀 118
5.2 Xilinx PCI-Express核概述 119
5.2.1 Xilinx PCI-Express核的技術優勢 119
5.2.2 Xilinx PCI-Express核總覽 120
5.3 Xilinx PCI-Express核的協議層次簡介 121
5.3.1 Xilinx PCI-Express核的協議層次 121
5.3.2 Xilinx PCI-Express核的配置空間簡介 122
5.4 Xilinx PCI-Express 核的頂層接口信號 125
5.4.1 Xilinx PCI-Express核的系統接口信號 125
5.4.2 Xilinx PCI-Express接口信號 125
5.5 Xilinx PCI-Express核的AXI4接口信號 129
5.5.1 Xilinx PCI-Express核的公共接口信號 129
5.5.2 Xilinx PCI-Express核的事務發送接口信號 130
5.5.3 Xilinx PCI-Express核的事務接收接口信號 132
5.6 Xilinx PCI-Express核的其他接口信號 133
5.6.1 Xilinx PCI-Express核的物理層接口信號 133
5.6.2 Xilinx PCI-Express核的配置接口信號 136
5.6.3 Xilinx PCI-Express核的中斷接口信號 139
5.6.4 Xilinx PCI-Express核的差錯報告信號 140
5.6.5 Xilinx PCI-Express核的動態配置接口信號 141
5.7 Xilinx PCI-Express協議的TLP格式 142
5.7.1 TLP概況 142
5.7.2 TLP格式介紹 142
5.7.3 TLP類型和格式字段編碼字段介紹 143
5.7.4 Length字段與字節使能字段介紹 144
5.7.5 其他協議字段簡介 146
5.7.6 TLP包格式查詢表 146
5.8 本章小結 149
第6章 Xilinx PCI-Express核的生成與定制 150
6.1 Xilinx PCI-Express核的例化 150
6.1.1 集成核Endpoint結構概述 150
6.1.2 集成核Rootport結構概述 152
6.1.3 Xilinx PCI-Express核的生成 154
6.1.4 Xilinx PCI-Express核的仿真 156
6.1.5 Xilinx PCI-Express核的實現 157
6.1.6 Xilinx PCI-Express核的字典結構和內容 158
6.2 Xilinx PCI-Express核的自定義生成 163
6.2.1 Xilinx PCI-Express核的基本參數設置 164
6.2.2 Xilinx PCI-Express核的基地址寄存器 165
6.2.3 Xilinx PCI-Express核的配置寄存器設置 171
6.2.4 Xilinx PCI-Express核的高級設置 179
6.3 程控輸入/輸出示例設計 181
6.3.1 Xilinx PCI-Express核的PIO系統概述 181
6.3.2 Xilinx PCI-Express核的PIO 硬件 182
6.3.3 Xilinx PCI-Express核的PIO 應用 186
6.4 本章小結 191
第7章 Xilinx PCI-Express核事務層接口設計 193
7.1 事務層TLP格式簡介 193
7.1.1 TLP的字節序 193
7.1.2 TLP的相關說明 194
7.2 事務層TLP的傳送 195
7.2.1 TLP 傳送的基本操作流程 195
7.2.2 連續事務的發送 197
7.2.3 發射通路的源節制 198
7.2.4 發射通路的目標節制 198
7.2.5 發射通路的源中止 199
7.2.6 目的端事務忽略 200
7.2.7 發射通路上的錯誤標記 200
7.2.8 發射通路的流傳輸 201
7.2.9 附加 ECRC的事務 201
7.3 事務層TLP包的接收 201
7.3.1 TLP 接收的基本操作流程 201
7.3.2 接收通路的數據節制 203
7.3.3 連續事務的接收 204
7.3.4 接收通路的重排序 205
7.3.5 接收通路的EP和 TLP Digest字段使用 206
7.3.6 接收通路的基地址寄存器匹配 206
7.3.7 接收通路的Link-Down事件 207
7.4 本章小結 208
第8章 基於Xilinx PCI-Express核的應用設計 209
8.1 物理層控制和狀態接口設計 209
8.1.1 鏈路改變設計考慮 209
8.1.2 鏈路改變方式 210
8.2 配置空間信號設計 214
8.2.1 直接映射到配置接口的寄存器 214
8.2.2 設備控制和狀態寄存器定義 214
8.2.3 配置端口對其他寄存器的訪問 217
8.3 額外數據包處理的要求 218
8.4 用戶錯誤報告設計 219
8.4.1 錯誤類型介紹 219
8.4.2 錯誤類型分類 222
8.5 電源管理設計 223
8.5.1 電源管理模式分類 223
8.5.2 程控電源管理 223
8.6 中斷請求設計 225
8.6.1 傳統中斷模式 226
8.6.2 MSI中斷模式 227
8.6.3 MSI-X中斷模式 228
8.7 鏈接訓練及鏈路翻轉設計 228
8.7.1 鏈接訓練支持 228
8.7.2 鏈路翻轉支持 229
8.8 時鐘復位設計 229
8.8.1 復位分類 229
8.8.2 時鐘控制 230
8.9 動態配置設計 232
8.9.1 DRP接口的讀/寫 232
8.9.2 DRP接口的其他考量 233
8.9.3 DRP地址映射 233
8.10 核的約束設計 239
8.10.1 用戶約束文件的內容 239
8.10.2 移植需要的修改 240
8.11 本章小結 242
第9章 Virtex-6 GTX收發器的時鐘和電源設計 243
9.1 Virtex-6 GTX輸入時鐘結構和應用設計 243
9.1.1 輸入參考時鐘的內部結構 243
9.1.2 輸入參考時鐘的應用說明 244
9.1.3 GTX收發器的輸入時鐘接口信號和屬性 247
9.1.4 單個外部輸入參考時鐘的GTX使用模型 249
9.1.5 多個外部輸入參考時鐘的GTX使用模型 250
9.1.6 多個Quad交叉使用輸入參考時鐘模型 251
9.2 GTX的PLL鎖相環結構和功能描述 252
9.3 Virtex-6 GTX的回環測試模式 254
9.4 Viretex-6 GTX的單板設計指導 255
9.4.1 引腳描述和設計準則 255
9.4.2 終端電阻校準電路 256
9.4.3 未使用的GTX收發器管理 257
9.4.4 模擬電源的引腳連接 257
9.4.5 未使用的Quad引腳連接處理 259
9.4.6 Quad應用的優先級 260
9.5 參考時鐘設計概述 261
9.5.1 時鐘源選擇概述 261
9.5.2 參考時鐘接口連接方式 262
9.6 模擬電源電路設計 263
9.6.1 模擬電源設計概述 263
9.6.2 電源穩壓器選擇 263
9.7 本章小結 264
第10章 Xilinx IBERT調試工具應用詳解 266
10.1 Xilinx IBERT調試工具的功能簡介 266
10.2 Xilinx IBERT核的基本結構 267
10.3 Xilinx IBERT核的生成說明 268
10.4 Xilinx IBERT核生成實例 268
10.4.1 IBERT核的生成 268
10.4.2 基於IBERT的GTX掃描測試 274
10.5 本章小結 277
附錄A 278
參考文獻 283