FPGA設計與Verilog HDL實現

第1章 EDA技術概述 001
1.1 EDA技術及其發展 002
1.2 Top-down設計與IP核復用 004
1.2.1 Top-down設計 004
1.2.2 Bottom-up設計 005
1.2.3 IP復用技術與SoC 005
1.3 數字設計的流程 006
1.3.1 設計輸入 007
1.3.2 綜合 007
1.3.3 佈局布線 008
1.3.4 模擬 008
1.3.5 編程配置 009
1.4 常用的EDA工具軟件 009
1.5 EDA技術的發展趨勢 012
習題1 013
第2章 FPGA/CPLD器件 014
2.1 PLD器件概述 015
2.1.1 PLD器件的發展歷程 015
2.1.2 PLD器件的分類 015
2.2 PLD的基本原理與結構 017
2.2.1 PLD器件的基本結構 017
2.2.2 PLD電路的表示方法 018
2.3 低密度PLD的原理與結構 019
2.4 CPLD的原理與結構 023
2.4.1 宏單元結構 023
2.4.2 典型CPLD的結構 024
2.5 FPGA的原理與結構 025
2.5.1 查找表結構 025
2.5.2 Cyclone IV器件結構 027
2.6 FPGA/CPLD的編程元件 030
2.7 邊界掃描測試技術 033
2.8 FPGA/CPLD的編程與配置 035
2.8.1 在系統可編程 035
2.8.2 FPGA器件的配置 036
2.8.3 Cyclone IV器件的編程 037
2.9 Intel的FPGA/CPLD器件 040
2.10 FPGA/CPLD的發展趨勢 043
習題2 043
第3章 Quartus Prime使用指南 044
3.1 Quartus Prime原理圖設計 046
3.1.1 半加器原理圖設計輸入 046
3.1.2 1位全加器設計輸入 049
3.1.3 1位全加器的編譯 050
3.1.4 1位全加器的模擬 052
3.1.5 1位全加器的下載 055
3.1.6 配置數據固化與離線運行 059
3.2 基於IP核的設計 061
3.2.1 模24方向可控計數器 062
3.2.2 4×4無符號數乘法器 068
3.3 SignalTap II的使用方法 074
3.4 Quartus Prime的優化設置與時序分析 078
習題3 082
第4章 Verilog設計初步 085
4.1 Verilog的歷史 086
4.2 Verilog模塊的結構 086
4.3 Verilog基本組合電路設計 090
4.4 Verilog基本時序電路設計 092
習題4 095
第5章 Verilog語言要素 096
5.1 概述 097
5.2 常量 098
5.2.1 整數（Integer） 098
5.2.2 實數（Real） 099
5.2.3 字符串（Strings） 100
5.3 數據類型 101
5.3.1 net型 101
5.3.2 variable型 102
5.4 參數 103
5.4.1 參數parameter 103
5.4.2 Verilog-2001中的參數聲明 104
5.4.3 參數的傳遞 105
5.4.4 localparam 105
5.5 向量 106
5.6 運算符 107
習題5 112
第6章 Verilog語句語法 113
6.1 過程語句 114
6.1.1 always過程語句 114
6.1.2 initial過程語句 118
6.2 塊語句 119
6.2.1 串行塊begin-end 119
6.3 賦值語句 119
6.3.1 持續賦值與過程賦值 119
6.2.2 並行塊fork-join 120
6.3.2 阻塞賦值與非阻塞賦值 122
6.4 條件語句 123
6.4.1 if-else語句 123
6.4.2 case語句 125
6.5 循環語句 128
6.5.1 for語句 129
6.5.2 repeat、while、forever語句 130
6.6 編譯指示語句 131
6.7 任務與函數 133
6.7.1 任務（task） 133
6.7.2 函數（function） 135
6.8 順序執行與並發執行 138
6.9 Verilog-2001語言標準 139
6.9.1 Verilog-2001改進和增強的語法結構 140
6.9.2 屬性及PLI接口 147
習題6 149
第7章 Verilog設計的層次與風格 151
7.1 Verilog設計的層次 152
7.2 門級結構描述 152
7.2.1 Verilog門元件 152
7.2.2 門級結構描述 155
7.3 行為描述 155
7.4 數據流描述 156
7.5 不同描述風格的設計 157
7.5.1 半加器設計 158
7.5.2 1位全加器設計 159
7.5.3 加法器的級連 160
7.6 多層次結構電路的設計 161
7.6.1 模塊例化 161
7.6.2 用parameter進行參數傳遞 163
7.6.3 用defparam進行參數重載 165
7.7 基本組合電路設計 165
7.8 基本時序電路設計 169
7.9 三態邏輯設計 171
7.10 鎖相環模塊應用 173
習題7 179
第8章 Verilog有限狀態機設計 180
8.1 有限狀態機 181
8.2 有限狀態機的Verilog描述 183
8.2.1 用三個always塊描述 183
8.2.2 用兩個過程描述 185
8.2.3 單過程描述方式 187
8.3 狀態編碼 188
8.3.1 常用的編碼方式 188
8.3.2 狀態編碼的定義 190
8.3.3 用屬性指定狀態編碼方式 192
8.4 有限狀態機設計要點 193
8.4.1 復位和起始狀態的選擇 193
8.4.2 多餘狀態的處理 195
8.5 有限狀態機應用實例 196
8.5.1 用有限狀態機控制流水燈 196
8.5.2 用有限狀態機控制A/D採樣 199
習題8 200
第9章 Verilog驅動常用I/O外設 202
9.1 4×4矩陣鍵盤 203
9.2 標準PS/2鍵盤 207
9.3 字符液晶 213
9.4 漢字圖形點陣液晶 220
9.5 VGA顯示器 226
9.6.1 VGA顯示原理與時序 226
9.6.2 VGA彩條信號發生器 228
9.6.3 VGA圖像顯示與控制 233
9.6 樂曲演奏電路 239
習題9 245
第10章 Verilog設計進階 248
10.1 設計的可綜合性 249
10.2 流水線設計技術 251
10.3 資源共享 254
10.4 阻塞賦值與非阻塞賦值 256
10.5 加法器設計 259
10.5.1 行波進制加法器 260
10.5.2 超前進制加法器 261
10.5.3 流水線加法器 264
10.6 乘法器設計 265
10.6.1 並行乘法器 265
10.6.2 布斯乘法器 266
10.6.3 查找表乘法器 269
10.7 奇數分頻與小數分頻 269
10.7.1 奇數分頻 269
10.7.2 半整數分頻與小數分頻 270
習題10 275
第11章 Verilog Test Bench模擬 276
11.1 系統任務與系統函數 277
11.2 用戶自定義元件 281
11.2.1 組合電路UDP元件 281
11.2.2 時序邏輯UDP元件 283
11.3 延時模型的表示 284
11.3.1 時間標尺定義`timescale 285
11.3.2 延時的表示與延時說明塊 285
11.4 Test Bench測試平臺 286
11.5 組合和時序電路的模擬 289
11.5.1 組合電路的模擬 289
11.5.2 時序電路的模擬 291
11.6 ModelSim SE模擬實例 292
11.6.1 圖形界面進行功能模擬 293
11.6.2 命令行方式進行功能模擬 296
11.6.3 時序模擬 297
習題11 299
第12章 Verilog設計實例 300
12.1 脈寬調制與步進電機驅動 301
12.1.1 PWM信號 301
12.1.2 用PWM驅動蜂鳴器 302
12.1.3 用PWM驅動步進電機 305
12.2 超聲波測距 309
12.3 整數開方運算 313
12.4 Cordic算法及實現 317
12.4.1 Cordic算法及其原理 317
12.4.2 Cordic算法的實現 319
習題12 325
附錄A Verilog HDL（IEEE Std 1364-1995）關鍵字 326
附錄B Verilog HDL（IEEE Std 1364-2001）關鍵字 327
參考文獻 328