CMOS 芯片結構與製造技術

潘桂忠

CMOS 芯片結構與製造技術
  • 出版商: 電子工業
  • 出版日期: 2021-12-01
  • 定價: $948
  • 售價: 8.5 折 $806
  • 語言: 簡體中文
  • 頁數: 384
  • 裝訂: 平裝
  • ISBN: 7121425009
  • ISBN-13: 9787121425004
  • 相關分類: CMOS

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商品描述

本書從CMOS芯片結構技術出發，系統地介紹了微米﹑亞微米﹑深亞微米及納米CMOS製造技術，內容包括單阱 CMOS﹑雙阱CMOS﹑LV/HV 兼容 CMOS﹑BiCMOS﹑LV/HV兼容BiCMOS，以及LV/HV兼容BCD製造技術。全書各章都採用由CMOS芯片主要元器件﹑製造技術及主要參數所組成的綜合表，從芯片結構出發，利用電腦和它所提供的軟件，描繪出芯片製造的各工序剖面結構，從而得到製程剖面結構。書中給出了100種典型CMOS芯片結構，介紹了各種典型製造技術，並描繪出50種製程剖面結構。深入地瞭解芯片製程剖面結構，對於電路設計﹑芯片製造﹑良率提升﹑產品質量提高及電路失效分析等都是十分重要的。本書技術含量高，非常實用，可作為芯片設計﹑製造﹑測試及可靠性等方面工程技術人員的重要參考資料，也可作為微電子專業高年級本科生的重要參考書，還可供信息領域其他專業的學生和相關科研人員﹑工程技術人員參考。

作者簡介

潘桂忠，男，工作期間主要從事集成電路設計，工藝技術，芯片結構，電路研製以及生產等領域工作，退休後受聘於各單位(北電或新茂半導體公司，清華大學微電子所，華大ＩＣ設計中心在滬分公司，復華公司以及上海五官科醫院等)任高#級技術顧問。曾在國內不同刊物上發表論文50餘篇，曾編著《MOS集成電路結構與製造技術》《MOS集成電路工藝與製造技術》等書。

目錄大綱

第1章 LSI/VLSI製造基本技術
1.1 基礎工藝技術
1.1.1 基礎工藝技術
1.1.2 工藝製程
1.1.3 工藝一體化
1.2 器件隔離技術
1.2.1 LOCOS隔離
1.2.2 淺槽隔離
1.2.3 PN結隔離
1.3 襯底與阱技術
1.3.1 CMOS工藝與阱的形成
1.3.2 可靠性與阱技術
1.3.3 外延與SOI襯底
1.4 柵與源、漏結的形成技術
1.4.1 柵工藝
1.4.2 源、漏結構的形成
1.4.3 漏極技術
1.5 接觸的形成與多層佈線技術
1.5.1 接觸的形成
1.5.2 金屬化系統
1.5.3 多層佈線工藝與平坦化技術
1.6 BiCMOS技術
1.7 LV/HV兼容技術
1.7.1 LV/HV兼容CMOS
1.7.2 LV/HV兼容BiCMOS
1.7.3 LV/HV兼容BCD
1.8 CMOS集成電路工藝設計
1.8.1 矽襯底參數設計
1.8.2 柵介質材料
1.8.3 柵電極材料
1.8.4 閾值電壓設計
1.8.5 工藝參數設計
1.9 CMOS集成電路設計與製造技術關係
1.9.1 芯片結構及其參數
1.9.2 芯片結構技術
1.9.3 芯片製造
第2章 單阱CMOS芯片與製程剖面結構
2.1 P-Well CMOS（A）
2.1.1 芯片平面/剖面結構
2.1.2 工藝技術
2.1.3 工藝製程
2.2 P-Well CMOS（B）
2.2.1 芯片剖面結構
2.2.2 工藝技術
2.2.3 工藝製程
2.3 P-Well CMOS（C）
2.3.1 芯片剖面結構
2.3.2 工藝技術
2.3.3 工藝製程
2.4 HV P-Well CMOS
2.4.1 芯片剖面結構
2.4.2 工藝技術
2.4.3 工藝製程
2.5 N-Well CMOS（A）
2.5.1 芯片平面/剖面結構
2.5.2 工藝技術
2.5.3 工藝製程
2.6 N-Well CMOS（B）
2.6.1 芯片剖面結構
2.6.2 工藝技術
2.6.3 工藝製程
2.7 N-Well CMOS（C）
2.7.1 芯片剖面結構
2.7.2 工藝技術
2.7.3 工藝製程
2.8 HV N-Well CMOS
2.8.1 芯片剖面結構
2.8.2 工藝技術
2.8.3 工藝製程
第3章 雙阱CMOS芯片與製程剖面結構
3.1 亞微米CMOS（A）
3.1.1 芯片平面/剖面結構
3.1.2 工藝技術
3.1.3 工藝製程
3.2 亞微米CMOS（B）
3.2.1 芯片剖面結構
3.2.2 工藝技術
3.2.3 工藝製程
3.3 亞微米CMOS（C）
3.3.1 芯片剖面結構
3.3.2 工藝技術
3.3.3 工藝製程
3.4 深亞微米CMOS（A）
3.4.1 芯片剖面結構
3.4.2 工藝技術
3.4.3 工藝製程
3.5 深亞微米CMOS（B）
3.5.1 芯片剖面結構
3.5.2 工藝技術
3.5.3 工藝製程
3.6 深亞微米CMOS（C）
3.6.1 芯片剖面結構
3.6.2 工藝技術
3.6.3 工藝製程
3.7 納米CMOS（A）
3.7.1 芯片剖面結構
3.7.2 工藝技術
3.7.3 工藝製程
3.8 納米CMOS（B）
3.8.1 芯片剖面結構
3.8.2 工藝技術
3.8.3 工藝製程
3.9 納米CMOS（C）
3.9.1 芯片剖面結構
3.9.2 工藝技術
3.9.3 工藝製程
3.10 納米CMOS（D）
3.10.1 芯片剖面結構
3.10.2 工藝技術
3.10.3 工藝製程
第4章 LV/HV兼容CMOS芯片與製程剖面結構
4.1 LV/HV P-Well CMOS（A）
4.1.1 芯片平面/剖面結構
4.1.2 工藝技術
4.1.3 工藝製程
4.2 LV/HV P-Well CMOS（B）
4.2.1 芯片剖面結構
4.2.2 工藝技術
4.2.3 工藝製程
4.3 LV/HV P-Well CMOS（C）
4.3.1 芯片剖面結構
4.3.2 工藝技術
4.3.3 工藝製程
4.4 LV/HV N-Well CMOS（A）
4.4.1 芯片剖面結構
4.4.2 工藝技術
4.4.3 工藝製程
4.5 LV/HV N-Well CMOS（B）
4.5.1 芯片剖面結構
4.5.2 工藝技術
4.5.3 工藝製程
4.6 LV/HV N-Well CMOS（C）
4.6.1 芯片剖面結構
4.6.2 工藝技術
4.6.3 工藝製程
4.7 LV/HV Twin-Well CMOS（A）
4.7.1 芯片剖面結構
4.7.2 工藝技術
4.7.3 工藝製程
4.8 LV/HV Twin-Well CMOS（B）
4.8.1 芯片剖面結構
4.8.2 工藝技術
4.8.3 工藝製程
第5章 BiCMOS芯片與製程剖面結構
5.1 P-Well BiCMOS[C]
5.1.1 芯片平面/剖面結構
5.1.2 工藝技術
5.1.3 工藝製程
5.2 P-Well BiCMOS[B]-（A）
5.2.1 芯片剖面結構
5.2.2 工藝技術
5.2.3 工藝製程
5.3 P-Well BiCMOS[B]-（B）
5.3.1 芯片剖面結構
5.3.2 工藝技術
5.3.3 工藝製程
5.4 N-Well BiCMOS[C]
5.4.1 芯片剖面結構
5.4.2 工藝技術
5.4.3 工藝製程
5.5 N-Well BiCMOS[B]-（A）
5.5.1 芯片剖面結構
5.5.2 工藝技術
5.5.3 工藝製程
5.6 N-Well BiCMOS[B]-（B）
5.6.1 芯片剖面結構
5.6.2 工藝技術
5.6.3 工藝製程
5.7 Twin-Well BiCMOS[B]-（A）
5.7.1 芯片剖面結構
5.7.2 工藝技術
5.7.3 工藝製程
5.8 Twin-Well BiCMOS[B]-（B）
5.8.1 芯片剖面結構
5.8.2 工藝技術
5.8.3 工藝製程
第6章 LV/HV兼容BiCMOS芯片與製程剖面結構
6.1 LV/HV P-Well BiCMOS[C]
6.1.1 芯片平面/剖面結構
6.1.2 工藝技術
6.1.3 工藝製程
6.2 LV/HV P-Well BiCMOS[B]-（A）
6.2.1 芯片剖面結構
6.2.2 工藝技術
6.2.3 工藝製程
6.3 LV/HV P-Well BiCMOS[B]-（B）
6.3.1 芯片剖面結構
6.3.2 工藝技術
6.3.3 工藝製程
6.4 LV/HV N-Well BiCMOS[C]
6.4.1 芯片剖面結構
6.4.2 工藝技術
6.4.3 工藝製程
6.5 LV/HV N-Well BiCMOS[B]-（A）
6.5.1 芯片剖面結構
6.5.2 工藝技術
6.5.3 工藝製程
6.6 LV/HV N-Well BiCMOS[B]-（B）
6.6.1 芯片剖面結構
6.6.2 工藝技術
6.6.3 工藝製程
6.7 LV/HV Twin-Well BiCMOS[C]
6.7.1 芯片剖面結構
6.7.2 工藝技術
6.7.3 工藝製程
6.8 LV/HV Twin-Well BiCMOS[B]
6.8.1 芯片剖面結構
6.8.2 工藝技術
6.8.3 工藝製程
第7章 LV/HV兼容BCD芯片與製程剖面結構
7.1 LV/HV P-Well BCD[C]
7.1.1 芯片平面/剖面結構
7.1.2 工藝技術
7.1.3 工藝製程
7.2 LV/HV P-Well BCD[B]-（A）
7.2.1 芯片剖面結構
7.2.2 工藝技術
7.2.3 工藝製程
7.3 LV/HV P-Well BCD[B]-（B）
7.3.1 芯片剖面結構
7.3.2 工藝技術
7.3.3 工藝製程
7.4 LV/HV N-Well BCD[C]
7.4.1 芯片剖面結構
7.4.2 工藝技術
7.4.3 工藝製程
7.5 LV/HV N-Well BCD[B]-（A）
7.5.1 芯片剖面結構
7.5.2 工藝技術
7.5.3 工藝製程
7.6 LV/HV N-Well BCD[B]-（B）
7.6.1 芯片剖面結構
7.6.2 工藝技術
7.6.3 工藝製程
7.7 LV/HV N-Well BCD[B]-（C）
7.7.1 芯片剖面結構
7.7.2 工藝技術
7.7.3 工藝製程
7.8 LV/HV Twin-Well BCD[C]
7.8.1 芯片剖面結構
7.8.2 工藝技術
7.8.3 工藝製程
7.9 LV/HV Twin-Well BCD[B]-（A）
7.9.1 芯片剖面結構
7.9.2 工藝技術
7.9.3 工藝製程
7.10 LV/HV Twin-Well BCD[B]-（B）
7.10.1 芯片剖面結構
7.10.2 工藝技術
7.10.3 工藝製程
附錄A 術語縮寫對照
附錄B 簡要說明
參考文獻

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