Verilog HDL 數字設計與綜合, 2/e (本科教學版)

Samir Palnitkar 夏宇聞 等 譯

Verilog HDL 數字設計與綜合, 2/e (本科教學版)

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商品描述

本書從用戶的角度全面闡述了Verilog HDL語言的重要細節和基本設計方法，並詳細介紹了Verilog2001版的主要改進部分。
本書重點關註如何應用Verilog語言進行數字電路和系統的設計和驗證，而不僅僅講解語法。
全書從基本概念講起，逐漸過渡到編程語言接口和邏輯綜合等不錯主題。
書中的內容全部符合Verilog HDL IEEE 1364—2001標準。
本書適合電子、計算機、自動控制等專業的學習數字電路設計的大學本科高年級學生閱讀，
也適合數字系統設計工程師和已具有多年Verilog設計工作經驗的資深工程師參考。

作者簡介

薩米爾·帕爾尼卡，Samir Palnitkar是美國Jambo Systems公司總裁。Jambo Systems公司是一流的專用集成電路設計和驗證服務公司，專門從事高級微處理器、網絡和通信芯片的設計服務。Palnitkar先生曾創辦了一系列小型的高科技公司。他是Integrated Intellectual Property公司的創始人。該公司是一家專用集成電路設計公司，已被Lattice Semiconductor公司收購。後來，他創建了電子商務軟件公司Obongo,已被AOL Time Warner公司收購。 Palnitkar先生畢業於位於印度坎普爾市的印度理工學院電氣工程系，獲得學士學位，後來在美國華盛頓大學電氣工程系獲得碩士學位，接著在聖何塞州立大學獲得MBA學位。 Palnitkar先生目前是數字系統設計領域Verilog HDL建模、邏輯綜合和基於EDA的設計方法學等方面的公認權威。他在設計和驗證方面有豐富的工作經驗，成功地完成過多種微處理器、專用集成電路和系統的設計。他是第一個使用Verilog語言為共享內存、高速緩沖存儲器組合（cachecoherent）和多處理器體系結構搭建框架的開發者。他領導研發了多處理器體系結構（一般稱為UltraSPARC埠體系結構）。Sun Microsystems公司（現屬於Oracle公司）在其臺式機的設計中採用了他研發的這種體系結構。除了UltraSPARC CPU，他還為許多一流的公司完成過許多不同類型的設計和驗證項目。 Palnitkar先生與一些研發模擬產品的公司有合作關系，是首批試用基於周期模擬的技術的領軍人物。他有使用多種EDA 工具的經驗,諸如Verilog-NC,Synopsys VCS,Specman,Vera,SystemVerilog,Synopsys, SystemC,Verplex和Design Data Management Systems等。 Palnitkar先生是三項美國專利技術的發明人。第一項是分析有限狀態機的新方法；第二項是基於周期的模擬技術；第三項是獨特的電子商務技術。他還發表了幾篇技術論文。在業餘時間，Palnitkar先生喜歡板球運動、閱讀書籍和環球旅行。

目錄大綱

第一部分 Verilog基礎知識
第1章 Verilog HDL數字設計綜述
1.1 數字電路CAD技術的發展歷史
1.2 硬件描述語言的出現
1.3 典型設計流程
1.4 硬件描述語言的意義
1.5 Verilog HDL的優點
1.6 硬件描述語言的發展趨勢
第2章 層次建模的概念
2.1 設計方法學
2.2 四位脈動進制計數器
2.3 模塊
2.4 模塊實例
2.5 邏輯模擬的構成
2.6 舉例
2.7 小結
2.8 習題
第3章 基本概念
3.1 詞法約定
3.2 數據類型
3.3 系統任務和編譯指令
3.4 小結
3.5 習題
第4章 模塊和埠
4.1 模塊
4.2 埠
4.3 層次命名
4.4 小結
4.5 習題
第5章 門級建模
5.1 門的類型
5.2 門延遲
5.3 小結
5.4 習題
第6章 數據流建模
6.1 連續賦值語句
6.2 延遲
6.3 表達式、操作符和操作數
6.4 操作符類型
6.5 舉例
6.6 小結
6.7 習題
第7章 行為級建模
7.1 結構化過程語句
7.2 過程賦值語句
7.3 時序控制
7.4 條件語句
7.5 多路分支語句
7.6 循環語句
7.7 順序塊和並行塊
7.8 生成塊
7.9 舉例
7.10 小結
7.11 習題
第8章 任務和函數
8.1 任務和函數的區別
8.2 任務
8.3 函數
8.4 小結
8.5 習題
第9章 實用建模技術
9.1 過程連續賦值
9.2 改寫（覆蓋）參數
9.3 條件編譯和執行
9.4 時間尺度
9.5 常用的系統任務
9.6 小結
9.7 習題
第二部分 Verilog不錯主題
第10章 時序和延遲
10.1 延遲模型的類型
10.2 路徑延遲建模
10.3 時序檢查
10.4 延遲反標註
10.5 小結
10.6 習題
第11章 開關級建模
11.1 開關級建模元件
11.2 舉例
11.3 小結
11.4 習題
第12章 用戶自定義原語
12.1 UDP的基礎知識
12.2 表示組合邏輯的UDP
12.3 表示時序邏輯的UDP
12.4 UDP表中的縮寫符號
12.5 UDP設計指南
12.6 小結
12.7 習題
第13章 編程語言接口
13.1 PLI的使用
13.2 PLI任務的連接和調用
13.3 內部數據表示
13.4 PLI庫子程序
13.5 小結
13.6 習題
第14章 使用Verilog HDL進行邏輯綜合
14.1 什麼是邏輯綜合
14.2 邏輯綜合對數字設計行業的影響
14.3 Verilog HDL綜合
14.4 邏輯綜合流程
14.5 門級網表的驗證
14.6 邏輯綜合建模技巧
14.7 時序電路綜合舉例
14.8 小結
14.9 習題
第15章 不錯驗證技術
15.1 傳統的驗證流程
15.2 斷言檢查
15.3 形式化驗證
15.4 小結
第三部分 附錄
附錄A 強度建模和不錯線網類型定義
附錄B PLI子程序清單
附錄C 關鍵字、系統任務和編譯指令
附錄D 形式化語法定義
附錄E Verilog有關問題解答
附錄F Verilog舉例
參考文獻
譯者後記

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