集成電路硬件安全

目 錄
第1章 集成電路硬件安全概述 1
1.1 網絡空間安全與集成電路硬件安全 2
1.1.1 網絡空間安全發展態勢 2
1.1.2 集成電路硬件安全發展形勢 4
1.2 硬件安全的定義和範疇 8
1.2.1 硬件安全概述 8
1.2.2 硬件設計安全漏洞及其特征 9
1.3 硬件安全的威脅和來源 10
1.3.1 硬件芯片市場和供需分析 10
1.3.2 硬件系統的安全和可信 10
1.3.3 硬件安全的威脅 12
1.4 硬件安全的防護 15
1.4.1 硬件安全原語 15
1.4.2 硬件安全防護技術概述 16
1.4.3 固件安全技術 19
1.4.4 後量子加密技術 20
本章小結 20
第2章 硬件安全原語 21
2.1 物理不可克隆函數 22
2.1.1 物理不可克隆函數的原理和屬性 23
2.1.2 物理不可克隆函數的特征和優勢 24
2.1.3 物理不可克隆函數的分類 25
2.1.4 物理不可克隆函數的評估標準 27
2.1.5 物理不可克隆函數的典型結構 29
2.1.6 物理不可克隆函數的應用 37
2.2 真隨機數發生器 39
2.2.1 真隨機數發生器的定義和基本結構 40
2.2.2 真隨機數發生器設計方法學的演變和相關標準 42
2.2.3 常見真隨機數發生器的熵源 43
2.2.4 真隨機數發生器的後處理模塊分析 47
2.2.5 真隨機數發生器的在線檢測設計 49
本章小結 50
第3章 硬件木馬設計與檢測 51
3.1 硬件木馬的特性和結構 53
3.1.1 硬件木馬的特性 53
3.1.2 硬件木馬的結構 54
3.2 硬件木馬的分類方式 54
3.3 硬件木馬植入的錨點及其攻擊模型 57
3.4 硬件木馬的設計方法 58
3.4.1 內部設計人員攻擊 58
3.4.2 3PIP供應商攻擊 59
3.4.3 CAD工具攻擊 59
3.4.4 制造階段攻擊 60
3.4.5 測試階段攻擊 60
3.4.6 分銷階段攻擊 60
3.4.7 FPGA木馬攻擊 61
3.4.8 硬件木馬基準電路 61
3.5 硬件木馬的檢測方法 62
3.5.1 硬件木馬的檢測方法分類及挑戰 62
3.5.2 矽前檢測 63
3.5.3 矽後檢測 63
3.5.4 實時檢測 64
3.5.5 無參考芯片的硬件木馬檢測方法 65
3.5.6 基於機器學習的硬件木馬檢測方法 65
3.5.7 FPGA硬件木馬檢測 67
本章小結 67
第4章 基於數字水印的VLSI IP保護 68
4.1 VLSI IP簡介 68
4.1.1 VLSI IP 68
4.1.2 水印技術 68
4.1.3 VLSI IP水印技術 69
4.1.4 本章的組織 72
4.2 VLSI IP水印技術 72
4.2.1 基於約束的IPP水印技術 73
4.2.2 IPP水印技術的要求 74
4.2.3 IPP技術流程 75
4.2.4 靜態水印技術 77
4.2.5 動態水印技術 84
4.2.6 FPGA IPP水印技術 90
4.2.7 分層水印 91
4.2.8 用於設計工具和算法的水印技術 92
4.2.9 其他水印技術 93
本章小結 93

第5章 硬件過量生產與防禦技術 95
5.1 硬件過量生產 96
5.1.1 硬件過量生產及其危害 96
5.1.2 硬件過量生產常用防護措施 98
5.2 硬件計量技術 102
5.2.1 被動型硬件計量技術 104
5.2.2 主動型硬件計量技術 108
5.3 硬件過量生產防禦技術經典實例 114
5.3.1 實例一：水印技術 114
5.3.2 實例二：組合加鎖技術 117
5.3.3 實例三：外部主動計量技術 121
5.3.4 實例四：安全分離測試技術 124
本章小結 131
第6章 芯片逆向工程與防禦技術 132
6.1 引言 133
6.2 基於圖像提取技術的逆向工程 135
6.2.1 圖像提取 135
6.2.2 門級網表提取 139
6.3 門級網表逆向工程 141
6.3.1 重復模塊識別 142
6.3.2 字級網表提取 144
6.3.3 有限狀態機 144
6.4 芯片逆向工程防禦技術 146
6.4.1 邏輯混淆技術 146
6.4.2 物理級電路偽裝技術 150
6.4.3 邏輯鎖定技術 152
6.4.4 制造分離技術 161
6.5 PCB級逆向工程和系統級逆向工程 166
6.5.1 PCB級逆向工程 166
6.5.2 FPGA逆向工程及其防禦 168
本章小結 170
第7章 側信道攻擊與防禦技術 171
7.1 引言 172
7.1.1 側信道攻擊簡介 172
7.1.2 側信道防禦簡介 172
7.1.3 側信道攻擊方法 173
7.2 側信道信息泄露 173
7.3 功耗分析方法 175
7.4 時間分析方法 178
7.5 其他分析方法 180
7.5.1 故障分析 180
7.5.2 高速緩存分析 182
7.6 側信道防禦方法 183
7.6.1 密碼算法防禦技術 183
7.6.2 密碼芯片設計防禦技術 186
7.6.3 可證明安全框架與防禦技術 187
7.6.4 側信道攻擊實現技術 190
7.6.5 側信道防禦實現技術 195
7.6.6 側信道評估技術 206
本章小結 209
第8章 故障攻擊與防禦技術 210
8.1 引言 211
8.1.1 密碼故障註入 211
8.1.2 密碼故障分析 213
8.1.3 密碼故障防禦 215
8.2 對稱密碼算法故障分析 216
8.2.1 高級加密標準的故障分析 216
8.2.2 對稱故障分析防禦方法 219
8.3 非對稱密碼算法故障分析 224
8.3.1 RSA故障分析 224
8.3.2 非對稱故障分析防禦方法 229
8.4 故障攻擊實現技術 229
8.4.1 微處理器故障註入技術 230
8.4.2 FPGA和ASIC故障註入技術 240
本章小結 245
第9章 處理器芯片安全 247
9.1 引言 248
9.2 微架構定義與優化技術 248
9.2.1 CPU微架構 249
9.2.2 CPU微架構優化技術 250
9.2.3 異常和微碼輔助 251
9.3 微架構時間信道攻擊方法 251
9.3.1 經典側信道攻擊 251
9.3.2 瞬態執行攻擊 255
9.4 微架構時間信道防禦措施 259
9.4.1 幹擾高精度計時器 260
9.4.2 資源隔離 260
9.4.3 限制推測 261
9.4.4 禁止未授權目標訪問 262
9.4.5 不可見的狀態變化 262
9.5 挑戰與未來 263
9.5.1 關鍵性挑戰 263
9.5.2 未來研究方向 264
本章小結 265
第10章 後量子公鑰密碼技術 266
10.1 引言 267
10.1.1 量子理論概述 267
10.1.2 量子計算機 267
10.1.3 量子計算與通信安全 270
10.2 後量子公鑰密碼技術的概念與特征 271
10.2.1 後量子公鑰密碼技術概述 271
10.2.2 後量子公鑰密碼技術的特征 272
10.3 後量子公鑰密碼技術的研究現狀 273
10.3.1 NIST後量子密碼算法征集 273
10.3.2 參與情況與應用現狀 276
10.4 實現後量子公鑰密碼算法的途徑 278
10.4.1 基於哈希 278
10.4.2 基於編碼 279
10.4.3 基於格 280
10.4.4 基於多變量 282
10.5 後量子公鑰密碼系統舉例 283
10.5.1 一種基於散列的公鑰簽名系統 283
10.5.2 一種基於編碼的公鑰加密系統 284
10.5.3 多元二次公鑰簽名系統 285
10.6 後量子公鑰密碼算法的加速和可用性 287
10.6.1 分析後量子公鑰密碼技術的研究經驗 287
10.6.2 後量子公鑰密碼算法的加速 288
10.6.3 後量子公鑰密碼技術的機遇與挑戰 289
本章小結 290
第11章 固件安全 292
11.1 引言 293
11.2 固件簡介 293
11.3 固件存儲的位置 295
11.4 固件讀取 297
11.4.1 通過編程器讀取外部Flash 297
11.4.2 通過引導程序讀取固件 299
11.4.3 通過調試接口讀取固件 301
11.4.4 通過拆解芯片獲取固件 303
11.4.5 通過網絡截獲固件 306
11.5 固件保護 307
本章小結 308
跋 309