數字通信同步技術的MATLAB與FPGA實現(第3版)

第1章 同步技術的概念及FPGA基礎
1.1 數字通信中的同步技術
1.2 同步技術的實現方法
1.2.1 兩種不同的實現原理
1.2.2 常用的工程實現途徑
1.3 FPGA概念及其在信號處理中的應用
1.3.1 基本概念及發展歷程
1.3.2 FPGA的結構和工作原理
1.3.3 FPGA在數字信號處理中的應用
1.4 AMD器件簡介
1.4.1 AMD系列器件概覽
1.4.2 7系列FPGA芯片簡介
1.5 FPGA數字信號處理板CXD
1.6 小結
第2章 FPGA實現數字信號處理基礎
2.1 數的表示
2.1.1 萊布尼茨與二進制
2.1.2 定點數表示法
2.1.3 浮點數表示法
2.2 FPGA中數的運算
2.2.1 加減法運算
2.2.2 乘法運算
2.2.3 除法運算
2.2.4 有效數據位的計算
2.3 有限字長效應
2.3.1 有限字長效應的產生因素
2.3.2 AD轉換的有限字長效應
2.3.3 數字濾波器系數的有限字長效應
2.3.4 數字濾波器運算中的有限字長效應
2.4 小結
第3章 鎖相環工作原理及應用
3.1 鎖相環的工作原理
3.1.1 鎖相環的模型
3.1.2 鎖定與跟蹤的概念
3.1.3 鎖相環的基本性能要求
3.2 鎖相環的組成
3.2.1 鑒相器
3.2.2 環路濾波器
3.2.3 壓控振蕩器
3.3 鎖相環的動態方程
3.3.1 非線性相位模型
3.3.2 線性相位模型
3.3.3 鎖相環的傳遞函數
3.4 鎖相環的性能分析
3.4.1 暫態信號響應
3.4.2 頻率響應
3.4.3 穩定性
3.4.4 非線性跟蹤性能
3.4.5 捕獲性能
3.4.6 噪聲性能
3.5 鎖相環的應用
3.5.1 環路的兩種跟蹤狀態
3.5.2 調頻解調器
3.5.3 調相解調器
3.5.4 調幅信號的相幹解調器
3.5.5 鎖相調頻器
3.5.6 鎖相調相器
3.6 小結
第4章 一階鎖相環電路FPGA設計
4.1 一階鎖相環的基本參數
4.2 一階鎖相環的數字化模型
4.2.1 工程實例需求
4.2.2 數字鑒相器
4.2.3 DDS
4.2.4 計算環路增益
4.3 數字濾波器設計
4.4 一階鎖相環的Verilog HDL設計
4.4.1 新建FPGA工程
4.4.2 數字乘法器設計
4.4.3 數字濾波器設計
4.4.4 DDS設計
4.4.5 頂層文件設計
4.5 一階鎖相環的仿真測試
4.5.1 測試程序設計
4.5.2 確定鎖定後的同相支路信號
4.5.3 仿真分析環路的捕獲帶寬
4.5.4 對環路增益的幾點討論
4.6 一階鎖相環的板載測試
4.6.1 硬件接口電路
4.6.2 板載測試程序
4.6.3 板載測試驗證
4.7 小結
第5章 二階鎖相環載波同步電路FPGA設計
5.1 載波同步的原理
5.1.1 載波同步的概念及實現方法
5.1.2 鎖相環的工作方式
5.2 二階鎖相環的數字化模型
5.2.1 數字環路濾波器
5.2.2 DDS
5.2.3 數字鎖相環的動態方程
5.3 輸入信號建模與仿真
5.3.1 工程實例需求
5.3.2 輸入信號模型
5.3.3 輸入信號的MATLAB仿真
5.4 載波同步環的參數設計
5.4.1 總體性能參數設計
5.4.2 數字鑒相器設計
5.4.3 數字環路濾波器及DDS設計
5.5 載波同步環的FPGA實現
5.5.1 頂層模塊的Verilog HDL實現
5.5.2 數字環路濾波器的Verilog HDL實現
5.6 載波同步環的仿真測試
5.6.1 采用“文件IO”方法設計測試激勵文件
5.6.2 MATLAB生成測試數據
5.6.3 不同參數輸入信號的仿真測試
5.6.4 關於載波同步環參數的討論
5.7 載波同步環的板載測試
5.7.1 硬件接口電路
5.7.2 板載測試程序
5.7.3 板載測試驗證
5.8 小結
第6章 平方環載波同步的FPGA實現
6.1 平方環工作原理
6.1.1 典型平方環工作原理
6.1.2 改進的平方環工作原理
6.2 輸入信號建模與仿真
6.2.1 工程實例需求
6.2.2 DPSK調制原理及信號特征
6.2.3 DPSK信號傳輸模型及仿真
6.3 平方環性能參數設計
6.4 平方環的Verilog HDL設計
6.4.1 頂層文件設計
6.4.2 帶通濾波器設計
6.4.3 其他模塊的Verilog HDL設計
6.5 FPGA實現後的仿真測試
6.5.1 單載波信號的仿真測試
6.5.2 調幅信號的仿真測試
6.5.3 DPSK信號的仿真測試
6.6 平方環的板載測試
6.6.1 硬件接口電路
6.6.2 板載測試程序
6.6.3 板載測試驗證
6.7 小結
第7章 Costas環載波同步的FPGA實現
7.1 Costas環工作原理
7.2 Costas環性能參數設計
7.3 Costas環的Verilog HDL設計
7.3.1 低通濾波器的Verilog HDL設計
7.3.2 其他模塊的Verilog HDL設計
7.3.3 頂層模塊的Verilog HDL設計
7.4 FPGA實現後的仿真測試
7.4.1 單載波信號的仿真測試
7.4.2 DPSK信號的仿真