EDA技術與應用(第6版)

呂雲翔 楊婧玥

EDA技術與應用(第6版)
  • 出版商: 電子工業
  • 出版日期: 2026-01-01
  • 售價: $360
  • 語言: 簡體中文
  • 頁數: 243
  • ISBN: 7121521059
  • ISBN-13: 9787121521058
  • 相關分類: 邏輯設計 Logic-design

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商品描述

本書根據電子信息類課 程理論教學和實踐教學要求 ，以提高數字系統設計能力 為目的，系統完整地闡述 EDA技術、VHDL/Verilog HDL、可編程邏輯器件和相 關數字系統設計技術。本書 共7章，包括EDA技術概述 、Quartus Ⅱ的使用方法、 VHDL、Verilog HDL、常用 其他EDA軟件、可編程邏輯 器件和EDA技術的應用。另 外，附錄還介紹了DE2開發 板的使用方法，供讀者學習 或參考。 本書可作為高等院校工 科電子信息類、自動化類等 專業“EDA技術”課程的教材 ，也可供相關專業的技術人 員參考

目錄大綱

第1章 EDA技術概述
1.1 EDA技術及其發展
1.2 EDA設計流程
1.2.1 設計準備
1.2.2 設計輸入
1.2.3 設計處理
1.2.4 設計校驗
1.2.5 器件編程
1.2.6 器件測試
1.3 硬件描述語言
1.3.1 VHDL
1.3.2 Verilog HDL
1.3.3 System Verilog
1.3.4 AHDL
1.4 可編程邏輯器件
1.5 EDA軟件的組成模塊
1.5.1 設計輸入編輯器
1.5.2 仿真器
1.5.3 HDL綜合器
1.5.4 適配器（布局布線器）
1.5.5 下載器（編程器）
思考題和習題1
第2章 Quartus Ⅱ的使用方法
2.1 Quartus Ⅱ的主界面
2.2 Quartus Ⅱ的原理圖輸入法
2.2.1 編輯輸入圖形設計文件
2.2.2 編譯設計文件
2.2.3 仿真設計文件
2.2.4 編程下載設計文件
2.3 Quartus Ⅱ宏功能模塊的使用方法
2.3.1 設計原理
2.3.2 編輯輸入頂層設計文件
2.3.3 仿真頂層設計文件
2.3.4 圖形文件的轉換
2.4 嵌入式邏輯分析儀的使用方法
2.4.1 打開SignalTap Ⅱ編輯窗口
2.4.2 調入節點信號
2.4.3 參數設置
2.4.4 文件存盤
2.4.5 編譯與下載
2.4.6 運行分析
2.5 嵌入式鎖相環的設計方法
2.5.1 嵌入式鎖相環的設計
2.5.2 嵌入式鎖相環的仿真
2.5.3 使用嵌入式邏輯分析儀觀察嵌入式鎖相環的設計結果
2.6 設計優化
2.6.1 面積與速度的優化
2.6.2 時序約束與選項設置
2.6.3 Fitter設置
2.7 Quartus Ⅱ的RTL閱讀器
思考題和習題2
第3章 VHDL
3.1 VHDL設計實體的基本結構
3.1.1 庫、程序包
3.1.2 實體
3.1.3 結構體
3.1.4 配置
3.1.5 基本邏輯器件的VHDL描述
3.2 VHDL語言要素
3.2.1 VHDL的文字規則
3.2.2 VHDL的數據對象
3.2.3 VHDL的數據類型
3.2.4 VHDL的預定義數據類型
3.2.5 IEEE預定義的標準邏輯位和向量
3.2.6 用戶自定義數據類型
3.2.7 VHDL的操作符
3.2.8 VHDL的屬性
3.3 順序語句
3.3.1 賦值語句
3.3.2 流程控制語句
3.3.3 WAIT語句
3.3.4 ASSERT（斷言）語句
3.3.5 NULL（空操作）語句
3.4 並行語句
3.4.1 進程語句
3.4.2 塊語句
3.4.3 並行信號賦值語句
3.4.4 子程序和並行過程調用語句
3.4.5 元件例化語句
3.4.6 生成語句
3.5 VHDL的庫和程序包
3.5.1 VHDL庫
3.5.2 VHDL程序包
3.6 VHDL設計流程
3.6.1 編輯VHDL源程序
3.6.2 實現8位計數顯示譯碼電路的頂層設計文件
3.6.3 編譯頂層設計文件
3.6.4 仿真頂層設計文件
3.6.5 編程下載頂層設計文件
3.7 VHDL仿真
3.7.1 VHDL仿真支持語句
3.7.2 VHDL測試平臺軟件的設計
思考題和習題3
第4章 Verilog HDL
4.1 Verilog HDL設計模塊的基本結構
4.1.1 模塊端口定義
4.1.2 模塊內容
4.2 Verilog HDL的詞法
4.2.1 空白符和註釋
4.2.2 常數
4.2.3 字符串
4.2.4 關鍵字
4.2.5 標識符
4.2.6 操作符
4.2.7 Verilog HDL數據對象
4.3 Verilog HDL的語句
4.3.1 賦值語句
4.3.2 條件語句
4.3.3 循環語句
4.3.4 結構聲明語句
4.3.5 語句的順序執行與並行執行
4.4 不同抽象級別的Verilog HDL模型
4.4.1 Verilog HDL的門級描述
4.4.2 Verilog HDL的行為描述
4.4.3 用模塊例化實現電路系統設計
4.5 Verilog HDL設計流程
4.5.1 編輯Verilog HDL源程序
4.5.2 實現BCD碼加法器電路的頂層設計文件
4.5.3 編譯頂層設計文件
4.5.4 仿真頂層設計文件
4.5.5 編程下載頂層設計文件
4.6 Verilog HDL仿真
4.6.1 Verilog HDL仿真支持語句
4.6.2 Verilog HDL測試平臺軟件的設計
思考題和習題4
第5章 常用其他EDA軟件
5.1 ModelSim
5.1.1 ModelSim的圖形用戶交互方式
5.1.2 ModelSim的命令方式
5.1.3 ModelSim的批處理方式
5.1.4 ModelSim與Quartus Ⅱ的接口
5.1.5 在Quartus Ⅱ中使用ModelSim仿真
5.2 Qsys
5.2.1 Qsys的硬件開發
5.2.2 Qsys的編譯與下載
5.3 Nios Ⅱ
5.3.1 Nios Ⅱ的硬件開發
5.3.2 生成Nios Ⅱ硬件系統
5.3.3 Nios Ⅱ軟件調試
5.3.4 Nios Ⅱ的常用元件與編程
5.3.5 基於Nios Ⅱ的Qsys應用
思考題和習題5
第6章 可編程邏輯器件
6.1 PLD的基本原理
6.1.1 PLD的分類
6.1.2 陣列型PLD
6.1.3 現場可編程門陣列型FPGA
6.1.4 基於查找表（LUT）結構的PLD
6.2 PLD的設計技術
6.2.1 PLD的設計方法

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