Xilinx FPGA設計權威指南——Vivado集成設計環境

第1章Vivado設計導論

1.1Vivado系統級設計流程

1.2Vivado功能和特性

1.3Vivado使用模式

1.3.1Vivado工程模式和非工程模式不同點比較

1.3.2工程模式和非工程模式命令的不同

1.4最新的UltraScale結構

1.4.1可配置邏輯塊

1.4.2時鐘資源和時鐘管理單元

1.4.3塊存儲器資源

1.4.4專用的DSP模塊

1.4.5輸入/輸出塊

1.4.6高速串行收發器

1.4.7PCIE模塊

1.4.8Interlaken集成塊

1.4.9Ethernet模塊

1.4.10系統監控器模塊

1.4.11配置模塊

1.4.12互連資源

第2章Vivado工程模式和非工程模式設計流程

2.1工程模式設計流程

2.1.1啟動Vivado集成開發環境

2.1.2建立新的設計工程

2.1.3Vivado設計主界面及功能

2.1.4創建並添加一個新的設計文件

2.1.5RTL描述和分析

2.1.6設計綜合和分析

2.1.7設計行為級仿真

2.1.8添加約束條件

2.1.9XDC約束語法規則

2.1.10設計實現和分析

2.1.11設計時序仿真

2.1.12生成編程文件

2.1.13下載比特流文件到FPGA

2.2非工程模式設計流程

2.2.1修改路徑

2.2.2設置輸出路徑

2.2.3設置設計源文件和約束

2.2.4運行綜合

2.2.5運行布局

2.2.6運行布線

2.2.7生成比特流文件

第3章Vivado調試流程

3.1設計調試原理和方法

3.2創建新的FIFO調試工程

3.3添加FIFO IP到設計中

3.4添加頂層設計文件

3.5例化FIFO

3.6添加約束文件

3.7網表插入調試探測流程方法及實現

3.7.1網表插入調試探測流程的方法

3.7.2網表插入調試探測流程的實現

3.8使用添加HDL屬性調試探測流程

3.9使用HDL例化調試核調試探測流程

第4章基於IP的嵌入式系統設計流程

4.1簡單硬件系統設計

4.1.1創建新的工程

4.1.2使用IP集成器創建處理器系統

4.1.3生成頂層HDL和導出設計到SDK

4.1.4創建存儲器測試程序

4.1.5驗證設計

4.2在PL內添加外設

4.2.1打開工程

4.2.2添加兩個GPIO實例

4.2.3連接外部GPIO外設

4.2.4生成比特流和導出到SDK

4.2.5生成測試程序

4.2.6驗證設計

4.3創建和添加定制IP

4.3.1使用外設模板創建定制IP

4.3.2使用IP封裝器封裝外設

4.3.3修改工程設置

4.3.4添加定制IP到設計

4.3.5添加約束XDC

4.3.6添加BRAM

4.4編寫軟件程序

4.4.1打開工程

4.4.2創建應用工程

4.4.3為LED_IP分配驅動

4.4.4分析匯編目標文件

4.4.5驗證設計

4.5軟件控制定時器和調試

4.5.1打開工程

4.5.2創建SDK軟件工程

4.5.3在硬件上驗證操作

4.5.4啟動調試器

4.6使用硬件分析儀調試

4.6.1ILA核原理

4.6.2VIO核原理

4.6.3打開工程

4.6.4添加定制IP

4.6.5添加ILA和VIO核

4.6.6標記和分配調試網絡

4.6.7生成比特流文件

4.6.8生成測試程序

4.6.9測試和調試

第5章Vivado HLS設計流程

5.1高級綜合工具概述

5.1.1高級綜合工具的功能和特點

5.1.2不同的命令對HLS綜合結果的影響

5.1.3從C模型中提取硬件結構

5.2高級綜合工具調度和綁定

5.2.1高級綜合工具調度

5.2.2高級綜合工具綁定

5.3Vivado HLS工具的優勢

5.4C代碼的關鍵屬性

5.4.1函數

5.4.2類型

5.4.3循環

5.4.4數組

5.4.5端口

5.4.6操作符

5.5時鐘測量術語說明

5.6HLS關鍵優化策略

5.6.1延遲和吞吐量

5.6.2循環的處理

5.6.3數組的處理

5.6.4函數內聯

5.6.5命令和編譯指示

5.7基於HLS的數字系統實現

5.7.1基於HLS實現組合邏輯

5.7.2基於HLS實現時序邏輯

5.7.3基於HLS實現矩陣相乘

第6章System Generator設計流程

6.1FPGA信號處理方法

6.2FPGA模型設計模塊

6.2.1Xilinx Blockset

6.2.2Xilinx Reference Blockset

6.3System Generator運行環境的配置

6.4信號模型的構建和實現

6.4.1信號模型的構建

6.4.2模型參數的設置

6.4.3信號處理模型的仿真

6.4.4生成模型子系統

6.4.5模型HDL代碼的生成

6.4.6打開生成設計文件並仿真

6.4.7協同仿真的配置及實現

6.4.8生成IP核

6.5編譯MATLAB到FPGA

6.5.1模型的設計原理

6.5.2系統模型的建立

6.5.3系統模型的仿真

6.6FIR濾波器的設計與實現

6.6.1FIR濾波器設計原理

6.6.2生成FIR濾波器系數

6.6.3建模FIR濾波器模型

6.6.4仿真FIR濾波器模型

6.6.5修改FIR濾波器模型

6.6.6仿真修改後FIR濾波器模型

第7章Vivado部分可重配置設計流程

7.1可重配置導論

7.1.1可重配置的概念

7.1.2可重配置的應用

7.1.3可重配置的特點

7.1.4可重配置術語解釋

7.1.5可重配置的要求

7.1.6可重配置的標準

7.1.7可重配置的流程

7.2可重配置的實現

7.2.1查看腳本

7.2.2綜合設計

7.2.3實現第一個配置

7.2.4實現第二個配置

7.2.5驗證配置

7.2.6生成比特流

7.2.7部分重配置FPGA

第8章Vivado高級設計技術

8.1Vivado支持的屬性

8.1.1ASYNC_REG

8.1.2BLACK_BOX

8.1.3BUFFER_TYPE

8.1.4DONT_TOUCH

8.1.5FSM_ENCODING

8.1.6FSM_SAFE_STATE

8.1.7FULL_CASE(Verilog Only)

8.1.8GATED_CLOCK

8.1.9IOB

8.1.10KEEP

8.1.11KEEP_HIERARCHY

8.1.12MAX_FANOUT

8.1.13PARALLEL_CASE(Verilog Only)

8.1.14RAM_STYLE

8.1.15ROM_STYLE

8.1.16SHREG_EXTRACT

8.1.17SRL_STYLE

8.1.18TRANSLATE_OFF/TRANSLATE_ON

8.1.19USE_DSP48

8.1.20在XDC文件中使用屬性

8.2增量編譯

8.2.1增量編譯流程

8.2.2運行增量布局和布線

8.2.3使用增量編譯

8.2.4增量編譯高級分析

8.3修改布線和邏輯

8.3.1修改布線

8.3.2修改邏輯

8.4布局約束

8.5查看和分析時序報告

8.5.1時序檢查基礎

8.5.2生成時序報告

8.5.3分析時序報告

8.6時序約束

8.6.1時鐘定義

8.6.2時鐘組

8.6.3I/O延遲約束

8.6.4時序例外

8.6.5時序約束實現

附錄XDC中有效的命令