信號完整性 — 深入理解高速數字電路設計

本書基於作者近二十年從事“信號完整性”理論研究和工程設計實踐的經驗積累寫作而成，
闡述從事高速數字電路設計所必需的“信號完整性”基礎理論和設計知識，
包括相關的基本概念、問題成因、理解分析方法、設計應對措施、技術演進歷程等。
本書運用盡可能淺近、直白、易懂的語言講解較為深奧、復雜的技術問題。
沒有任何復雜、冗長的的數學推導過程，依靠深入淺出的談話式講述文字和形象、直接的圖表來分析問題。

第1章信號完整性的由來
1.1引言
1.2邏輯波形和實際波形
1.3頻率提升帶來的改變
1.4信號完整性問題的本質起因

第2章信號與連接
2.1電路實現的實質內容
2.2連接對信號波形的影響
2.3信號的傳輸過程

第3章傳輸線與阻抗
3.1傳輸線的構成
3.2傳輸線阻抗

第4章反射
4.1反射發生的原理
4.2末端端接
4.3反射導致的波形變化

第5章傳輸線建模與設計
5.1傳輸線模型
5.2電感
5.3傳輸線上的電感
5.4均勻傳輸線
5.550Ω的來歷
5.6阻抗與印製電路板疊層

第6章信號電流
6.1表層信號的迴流路徑
6.2內層信號的迴流路徑
6.3阻抗與信號電流
6.4信號電流與傳輸線阻抗的主次考量
6.5信號電流的路徑選擇性
6.6信號電流的“變化”本質

第7章分佈式系統
7.1分佈式系統的內涵
7.2傳輸線的“長短”
7.3源端端接

第8章數字集成電路
8.1外觀和內貌
8.2MOS晶體管
8.3CMOS反相器
8.4IV特性曲線
8.5動態特性
8.6從10μm到10nm

第9章模擬與模型
9.1模擬
9.2SPICE模型
9.3IBIS模型的源起
9.4Buffer的含義
9.5IBIS模型詳解——輸出Buffer
9.6IBIS模型詳解——輸入Buffer
9.7IBIS模型詳解——其他Buffer類型

第10章時延與時序
10.1時延對時序的影響
10.2信號的傳輸速度
10.3時鐘的不同供給方式

第11章電源完整性
11.1電源完整性問題一
11.2電源完整性問題二
11.3旁路電容

第12章高速串行接口
12.1技術演進之路
12.2從單端到差分
12.3LVDS收發電路
12.4差分信號的傳輸線阻抗
12.5SerDes
12.6眼圖
12.7損耗
參考文獻