FPGA 系統設計 — 基於 Verilog HDL 的描述 (微課視頻版)

本書從基礎到應用，全面介紹了FPGA的開發應用知識，包括FPGA開發簡介、Verilog HDL硬件描述語言、Quartus Prime設計開發環境、基本電路的Verilog HDL設計、模擬測試、基於ip核的設計、人機交互接口設計、數字信號處理、密碼算法設計、基於Nios的SOPC系統開發共10章的內容，配合具體的例子進行闡述，提供完整的設計源程序，力求簡明易懂。 本書可作為高等學校自動化、電子信息、電腦等的本科生教材，也可供從事電子設計的工程技術人員參考。

 

 

目錄

 

 

 

 

第1章FPGA開發簡介

 

1.1可編程邏輯器件概述

 

1.2FPGA芯片

 

1.2.1FPGA框架結構

 

1.2.2Intel FPGA

 

1.3FPGA開發工具

 

1.4基於FPGA的開發流程

 

1.4.1FPGA設計方法概論

 

1.4.2典型FPGA開發流程

 

1.4.3FPGA的配置

 

1.4.4基於FPGA的SoC設計方法

 

第2章Verilog HDL硬件描述語言

 

2.1程序基本結構

 

2.2Verilog HDL 數據類型

 

2.2.1常量

 

2.2.2net型變量

 

2.2.3variable型變量

 

2.3Verilog HDL 運算符

 

2.4Verilog HDL 描述語句

 

2.4.1賦值語句

 

2.4.2條件語句

 

2.4.3結構說明語句

 

2.4.4循環控制語句

 

2.4.5生成語句

 

2.5語句的順序執行與並行執行

 

2.6元件例化

 

2.7內置基本門

 

2.8Verilog語言模塊描述方式

 

 

第3章Quartus Prime設計開發環境

 

3.1Quartus Prime概述

 

3.2Quartus Prime設計流程

 

3.2.1設計輸入

 

3.2.2設計處理

 

3.2.3波形模擬

 

3.2.4器件編程

 

3.3嵌入式邏輯分析儀使用

 

第4章基本電路的HDL設計

 

4.1優先編碼器

 

4.2解碼器

 

4.3數據選擇器

 

4.4運算電路的設計

 

4.5時鐘信號

 

4.6鎖存器和觸發器

 

4.6.1鎖存器

 

4.6.2觸發器

 

4.7同步、異步控制信號

 

4.8同步電路的設計原則

 

4.9計數器

 

4.10分頻器

 

4.11寄存器

 

4.11.1寄存器

 

4.11.2移位寄存器

 

4.11.3串並轉換電路

 

4.11.4m序列產生器

 

4.12有限狀態機

 

4.13動態掃描電路

 

 

 

 

 

 

 

第5章模擬測試文件

 

5.1測試文件結構

 

5.2`timescale指令

 

5.3initial語句

 

5.4always語句

 

5.5系統函數

 

第6章基於IP的設計

 

6.1IP核

 

6.2觸發器IP核的Verilog HDL設計應用

 

6.3存儲器IP核的Verilog HDL設計應用

 

6.4鎖相環IP核的Verilog HDL設計應用

 

6.5濾波器IP核的Verilog HDL設計應用

 

6.6時鐘優化IP

 

第7章人機交互接口設計

 

7.1鍵盤掃描電路的Verilog HDL設計

 

7.1.1設計原理

 

7.1.2設計實現

 

7.1.3綜合模擬

 

7.2液晶驅動電路的Verilog HDL設計

 

7.2.1設計原理

 

7.2.2設計實現

 

7.2.3綜合模擬

 

7.3UART串行接口電路的Verilog HDL設計

 

7.3.1設計原理

 

7.3.2設計實現

 

7.3.3綜合模擬

 

第8章數字信號處理電路設計

 

8.1CRC校驗電路的Verilog HDL設計

 

8.1.1工作原理

 

8.1.2設計實現

 

8.1.3綜合模擬

 

8.2漢明糾錯碼電路的Verilog HDL設計

 

8.2.1工作原理

 

8.2.2設計實現

 

8.2.3綜合模擬

 

8.3濾波電路的Verilog HDL設計

 

8.3.1工作原理

 

8.3.2設計實現

 

8.3.3綜合模擬

 

8.4HDB3基帶信號編解碼電路的Verilog HDL設計

 

8.4.1工作原理

 

8.4.2設計實現

 

8.4.3綜合模擬

 

第9章密碼算法設計

 

9.1SM4分組密碼算法的Verilog HDL設計

 

9.1.1SM4算法原理

 

9.1.2設計實現

 

9.1.3模擬驗證

 

9.2ZUC序列密碼算法的Verilog HDL設計

 

9.2.1ZUC算法原理

 

9.2.2設計實現

 

9.2.3模擬驗證

 

9.3SM3密碼雜湊算法的Verilog HDL設計

 

9.3.1SM3算法原理

 

9.3.2設計實現

 

9.3.3模擬驗證

 

第10章基於Nios Ⅱ的SOPC系統開發

 

10.1簡介

 

10.1.1SOPC技術

 

10.1.2Nios Ⅱ嵌入式處理器

 

10.1.3Qsys開發工具

 

10.2SOPC硬件開發

 

10.2.1啟動Qsys

 

10.2.2添加Nios Ⅱ及外設IP組件

 

10.2.3集成Nios Ⅱ系統至Quartus Prime

 

10.3SOPC軟件系統開發

 

10.3.1創建Nios Ⅱ工程

 

10.3.2設置工程的系統屬性

 

10.3.3程序編寫及編譯

 

10.3.4代碼調試及運行

 

附錄Verilog HDL保留字

 

參考文獻