FPGA時序分析和約束
常建芳
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商品描述
"本書介紹了4種基本時序路徑分析、時鐘約束、輸入/輸出延時約束、時序例外約束和其他時序約束。 本書共8章，第1章以生活場景時序例子開篇，介紹FPGA及Vivado編譯工具，闡述時序分析和約束意義，描述FPGA時序約束整體框架； 第2章從建立/保持時間、啟動沿/鎖存沿等概念切入，分析4種基本時序路徑； 第3章聚焦時鐘分析與約束，涵蓋主時鐘、抖動、不確定性、延時、虛擬時鐘和衍生時鐘約束等內容； 第4章講述輸入/輸出延時約束，依次分析輸入延時約束和輸出延時約束； 第5章闡述時序例外約束的意義，分析偽路徑約束、時鐘組約束、**/最小延時約束、多周期路徑約束，說明其優先級和邏輯設計方法； 第6章匯總其他時序約束，如Case Analysis、Disable Timing等； 第7章設計簡單時序工程，涵蓋前幾章的時序路徑並進行約束； 第8章總結時序約束技巧，分享作者學習歷程。 本書適合作為FPGA開發工程師和研究人員的參考書籍，尤其適合希望全面理解FPGA時序的開發者，也可以作為高等院校相關專業FPGA課程的教材。"
作者簡介
常建芳，2022年於天津大學電氣自動化與信息工程學院獲得博士學位，長期從事深度學習、圖像處理、機器人SLAM方面的研究，目前主要從事FPGA邏輯代碼設計工作。共計發表6篇SCI論文，發表7項發明專利。
目錄大綱
目錄
變量列表
第1章時序分析和約束
1.1什麼是時序分析和約束
1.2什麼是FPGA——將時序分析和約束例子搬到FPGA中
1.3什麼是Vivado2024.1——邏輯設計/時序分析工具
1.4時鐘頻率和邏輯資源的影響
1.5FPGA的基本時序約束
第2章4種基本時序路徑
2.1時鐘與寄存器基本模型
2.2建立時間與保持時間
2.3啟動沿、鎖存沿與建立時間關系、保持時間關系
2.4基本時序路徑的相關概念
2.5寄存器到寄存器的時序路徑分析
2.6輸入引腳到寄存器的時序路徑分析
2.6.1系統同步接口輸入引腳到寄存器路徑分析
2.6.2源同步接口輸入引腳到寄存器路徑分析
2.7寄存器到輸出引腳的時序路徑分析
2.7.1系統同步接口寄存器到輸出引腳路徑分析
2.7.2源同步接口寄存器到輸出引腳路徑分析
2.8輸入引腳到輸出引腳的時序路徑分析
第3章時鐘約束
3.1主時鐘約束
3.1.1主時鐘約束語法
3.1.2主時鐘與主時鐘約束
3.1.3主時鐘時序分析報告
3.2時鐘抖動約束
3.2.1時鐘抖動約束語法
3.2.2時鐘抖動約束實例
3.3時鐘不確定性約束
3.3.1時鐘不確定性約束語法
3.3.2時鐘不確定性約束實例
3.3.3時鐘不確定性約束妙用
3.4時鐘延時約束
3.4.1時鐘延時約束語法
3.4.2時鐘延時約束實例
3.5虛擬時鐘約束
3.5.1系統同步接口輸入引腳到寄存器路徑的虛擬時鐘約束
3.5.2系統同步接口寄存器到輸出引腳路徑的虛擬時鐘約束
3.6衍生時鐘約束
3.6.1衍生時鐘約束語法
3.6.2衍生時鐘約束實例
3.7關於Max at Slow Process Corner和Min at Fast Process Corner
第4章輸入/輸出延時約束
4.1輸入延時約束
4.1.1輸入延時約束語法
4.1.2輸入延時約束實例
4.2輸出延時約束
4.2.1輸出延時約束語法
4.2.2輸出延時約束實例
第5章時序例外約束
5.1時序例外約束的意義
5.2偽路徑約束/時鐘組約束
5.2.1偽路徑約束語法
5.2.2偽路徑約束實例
5.2.3時鐘組約束語法
5.2.4時鐘組約束實例
5.3最大/最小延時約束
5.3.1最大/最小延時約束語法
5.3.2最大/最小延時約束實例
5.4多周期路徑約束
5.4.1多周期路徑約束語法
5.4.2同頻同相多周期路徑約束
5.4.3同頻異相多周期路徑約束
5.4.4慢時鐘域到快時鐘域多周期路徑約束
5.4.5快時鐘域到慢時鐘域多周期路徑約束
5.5時序例外約束優先級
5.6時序例外約束對應的邏輯設計
第6章其他時序約束
6.1時鐘約束
6.1.1Set Clock Sense約束
6.1.2Set External Delay約束
6.2時序斷言
6.2.1Set Data Check約束
6.2.2Set Bus Skew約束
6.3其他約束
6.3.1Set Case Analysis約束
6.3.2Set Disable Timing約束
6.3.3Group Path約束
6.3.4set_max_time_borrow約束
第7章時序案例
7.1跨時鐘域單脈沖傳遞
7.2跨時鐘域電平信號傳遞
7.3多周期路徑實例
第8章寫在最後
8.1FPGA時序約束技巧
8.2FPGA學習之路
8.3引用文件
