模擬電路版圖的藝術(原書第3版·中文導讀版)

艾倫·黑斯廷斯（Alan Hastings），國際知名模擬電路版圖設計專家，資深工程師，畢業於美國佛羅裏達大學電氣工程專業，曾任職於德州儀器（TI）公司，擁有數十年模擬芯片研發與版圖設計經驗。深耕半導體工程實踐，對電路物理實現、噪聲優化、可靠性及工藝匹配有深刻理解。著有The Art of Analog Layout ，該書兼具理論原理與工程實踐，被全球多所高校選為教材，成為模擬電路版圖設計從業者不可或缺的參考著作。

目錄

1Device Physics

1.1Semiconductors

1.1.1Generation and Recombination

1.1.2Extrinsic Semiconductors

1.1.3Diffusion and Drift

1.2PN Junctions

1.2.1Depletion Regions

1.2.2PN Diodes

1.2.3Zener Diodes

1.2.4Schottky Diodes

1.2.5Ohmic Contacts

1.3Bipolar Transistors

1.3.1Beta

1.3.2ⅠⅤ Characteristics

1.4MOS Transistors

1.4.1Threshold Voltage

1.4.2ⅠⅤ Characteristics

1.5JFET Transistors

1.6Summary

2Semiconductor Fabrication

2.1Silicon Manufacture

2.1.1Crystal Growth

2.1.2Wafer Manufacture

2.1.3The Crystal Structure of Silicon

2.2Patterning

2.2.1Photoresists

2.2.2Exposure

2.2.3Development

2.3Oxide Growth and Removal

2.3.1Oxide Growth and Deposition

2.3.2Oxide Removal

2.3.3Other Effects of Oxide Growth and Removal

2.3.4Local Oxidation of Silicon (LOCOS)

2.4Diffusion and Ion Implantation

2.4.1Diffusion

2.4.2Other Effects of Diffusion

2.4.3Ion Implantation

2.5Silicon Deposition and Etching

2.5.1Epitaxy

2.5.2Poly Deposition

2.5.3Silicon etching

2.6Isolation

2.6.1Junction Isolation

2.6.2Dielectric Isolation

2.6.3Wafer Bonding

2.7Interconnection

2.7.1Aluminum

2.7.2Refractory Barrier Metal

2.7.3Silicidation

2.7.4Tungsten Plugs

2.7.5Dielectrics

2.7.6Copper

2.8Assembly

2.8.1Mount and Bond

2.8.2Packaging

2.9Summary

3Layout

3.1Layout Editors

3.1.1Coordinates

3.1.2The Grid

3.1.3Shapes

3.1.4Hierarchy

3.1.5Interchange File Formats

3.2Design Rules

3.2.1Geometric Operations

3.2.2Rule Checks

3.2.3Design Rule Construction

3.3Pattern Generation

3.3.1Optical Pattern Generation

3.3.2Advances in Photolithography

3.3.3MEBES

3.3.4Optical Proximity Correction

3.4Summary

4Representative Processes

4.1Standard Bipolar

4.1.1Essential Features

4.1.2Fabrication Sequence

4.1.3Available Devices

4.1.4Process Extensions

4.2PolyGate CMOS

4.2.1Essential Features

4.2.2Fabrication Sequence

4.2.3Available Devices

4.2.4Process Extensions

4.3Analog BiCMOS

4.3.1Essential Features

4.3.2Fabrication Sequence

4.3.3Available Devices

4.3.4Process Extensions

4.4Summary

5Failure Mechanisms

5.1Electrical Overstress

5.1.1SelfHeating

5.1.2Filamentation

5.1.3Electromigration

5.1.4Timedependent Dielectric Breakdown

5.1.5Electrostatic Discharge (ESD)

5.1.6The Antenna Effect

5.2Contamination

5.2.1Dry Corrosion

5.2.2Mobile Ion Contamination

5.3Surface Effects

5.3.1HotCarrier Injection in MOS Transistors

5.3.2Zener Walkout and Walkback

5.3.3AvalancheInduced Beta Degradation

5.3.4NegativeBias Temperature Instability

5.3.5Parasitic Channels and Charge Spreading

5.3.6Substrate Influence

5.4Minority Carrier Injection

5.4.1Minority Carrier Injection

5.4.2Latchup

5.4.3Debiasing

5.4.4Guard Rings

5.5Summary

6Resistors

6.1Resistivity and Sheet Resistance

6.2Resistor Layout

6.3Resistor Variability

6.3.1Process Variation

6.3.2Temperature Variation

6.3.3Nonlinearity and Conductivity Modulation

6.3.4Contact Resistance

6.3.5Hydrogenation and Dehydrogenation

6.4Resistor Parasitics

6.5Comparison of Available Resistors

6.5.1Base Resistors

6.5.2Emitter Resistors

6.5.3Base Pinch Resistors

6.5.4HighSheet Resistors

6.5.5Epi Pinch Resistors

6.5.6Metal Resistors

6.5.7Poly Resistors

6.5.8NSD and PSD Resistors

6.5.9NWell Resistors

6.5.10ThinFilm Resistors

6.5.11Summary of Available Resistor Types

6.6Adjusting Resistor Values

6.6.1Tweaking Resistors

6.6.2Trimming Resistors

6.7Summary

7Capacitors and Inductors

7.1Capacitance

7.1.1Capacitor Variability

7.1.2Capacitor Parasitics

7.1.3Comparison of Available Capacitors

7.2Inductance

7.2.1Inductor Parasitics

7.2.2Inductor Construction

7.3Summary

8Matching of Resistors and Capacitors

8.1Mismatch

8.2Causes of Mismatch

8.2.1Random Variation

8.2.2Process Biases

8.2.3Proximity Effects

8.2.4Interconnection Parasitics

8.2.5NBL Shadow

8.2.6Hydrogenation

8.2.7Temperature

8.2.8Mechanical Stress and Package Shift

8.2.9Electric Fields

8.3Rules for Device Matching

8.3.1Rules for Resistor Matching

8.3.2Rules for Capacitor Matching

8.4Summary

9Bipolar Transistors

9.1Bipolar Transistor Operation

9.1.1Beta Variation

9.1.2Avalanche Breakdown

9.1.3Saturation in NPN Transistors

9.1.4Saturation in Lateral PNP Transistors

9.2Standard Bipolar SmallSignal Transistors

9.2.1The Standard Bipolar Vertical NPN Transistor

9.2.2The Standard Bipolar Substrate PNP Transistor

9.2.3The Standard Bipolar Lateral PNP Transistor

9.2.4HighVoltage Bipolar Transistors

9.2.5SuperBeta NPN Transistors

9.3CMOS and BiCMOS SmallSignal Bipolar 

Transistors

9.3.1Analog CMOS PNP Transistors

9.3.2ShallowWell Transistors

9.3.3Analog BiCMOS NPN Transistors

9.3.4Analog BiCMOS Lateral PNP Transistors

9.3.5Fast Bipolar Transistors

9.4Summary

10Applications of Bipolar Transistors

10.1Power Bipolar Transistors

10.1.1Failure Mechanisms of Bipolar Power 

Transistors

10.1.2Standard Bipolar Power NPN Transistors

10.1.3Standard Bipolar Power PNP Transistors

10.1.4Advanced Power Bipolar Transistors

10.1.5Saturation Detection and Limiting

10.2Matching Bipolar Transistors

10.2.1Random Variations

10.2.2Emitter Degeneration

10.2.3Thermal Gradients

10.2.4Mechanical Stress

10.2.5NBL Shadow

10.2.6Other Causes of Systematic Mismatch in Bipolar Transistors

10.3Rules for Bipolar Transistor Matching

10.3.1Rules for Matching Vertical Transistors

10.3.2Rules for Matching Lateral Transistors

10.4Summary

11Diodes

11.1Diodes in Standard Bipolar

11.1.1DiodeConnected Transistors

11.1.2Zener Diodes

11.1.3Schottky Diodes

11.1.4BaseCollector Power Diodes

11.2Diodes in CMOS and BiCMOS Processes

11.2.1CMOS Junction Diodes

11.2.2Analog BiCMOS Junction Diodes

11.2.3CMOS and Analog BiCMOS Schottky Diodes

11.3Matching Diodes

11.3.1Matching PN Junction Diodes

11.3.2Matching Zener Diodes

11.3.3Matching Schottky Diodes

11.3.4Rules for Matching Diodes

11.4Summary

12FieldEffect Transistors

12.1MOS Transistor Operation

12.1.1Device Transconductance

12.1.2Threshold Voltage

12.1.3Additional Modeling Considerations

12.1.4Breakdown in MOS Transistors

12.2Constructing CMOS Transistors

12.2.1Coding the MOS Transistor

12.2.2Wells and Tanks

12.2.3Channel Stop Implants

12.2.4Threshold Adjust Implants

12.2.5Multiple Gate Oxides

12.2.6Scaling the Transistor

12.2.7Drain Engineering of CMOS Transistors

12.2.8Variant CMOS Layouts

12.2.9Backgate Contacts

12.3Nonvolatile Memory

12.3.1The FloatingGate Transistor

12.3.2SinglePoly EPROM

12.3.3SinglePoly EEPROM

12.4The JFET Transistor

12.4.1Modeling the JFET

12.4.2JFET Construction

12.5Summary

13Applications of MOS Transistors

13.1Power MOS Transistors

13.1.1Conduction Losses

13.1.2Switching Losses

13.1.3Safe Operating Area

13.1.4CMOS Power Transistors

13.1.5HighVoltage Transistors

13.2Matching MOS Transistors

13.2.1Effects of Geometry upon Matching

13.2.2Diffusion, Implantation, Etch, and Trench 

Effects

13.2.3BiasDependent Mismatches

13.2.4Hydrogenation

13.2.5Gradients

13.2.6CommonCentroid Layout of MOS Transistors

13.3Rules for MOS Transistor Matching

13.4Summary

14Special Topics

14.1Merged Devices

14.1.1Problematic Device Mergers

14.1.2Successful Device Mergers

14.1.3LowRisk Device Mergers

14.1.4MediumRisk Device Mergers

14.1.5Devising New Device Mergers

14.2MinorityCarrier Guard Rings

14.2.1Standard Bipolar Electron Guard Rings

14.2.2Standard Bipolar Hole Guard Rings

14.2.3CMOS Electron Guard Rings

14.2.4CMOS Hole Guard Rings

14.2.5BiCMOS Electron Guard Rings

14.2.6BiCMOS Hole Guard Rings

14.3SingleLevel Interconnection

14.3.1Mock Layouts

14.3.2Techniques for Crossing Leads

14.3.3Types of Tunnels

14.4ESD Protection

14.4.1Primary ESD Protection

14.4.2Secondary ESD Protection

14.4.3DieLevel ESD Protection Strategies

14.5Summary

15Assembling the Die

15.1Die Area Estimation

15.1.1Partitioning and Populating the Database

15.1.2Computing Cell Areas

15.1.3Estimating Die Areas

15.1.4Cost Estimation

15.2Floorplanning

15.3Constructing the Padring

15.3.1Scribe Streets

15.3.2Scribe Seals and Ground Rings

15.3.3Bondpads

15.3.4Solder Bumps and Copper Pillars

15.4Manual TopLevel Interconnection

15.4.1Vias

15.4.2Routing Pitches and Grids

15.4.3Channel Routing

15.4.4Special Routing Techniques

15.5Final Layout Checklist

15.6Conclusion

Appendices 

ATable of Acronyms Used in the Text

BThe Miller Indices of a Cubic Crystal

CSample Layout Rules

DMathematical Derivations

EThe Rule of OneThird

第1章器件物理

1.1半導體

1.1.1產生與復合

1.1.2非本征半導體

1.1.3擴散與漂移

1.2PN結

1.2.1耗盡區

1.2.2PN結二極管

1.2.3齊納二極管

1.2.4肖特基二極管

1.2.5歐姆接觸

1.3雙極型晶體管

1.3.1電流放大系數（β）

1.3.2伏安特性

1.4MOS晶體管

1.4.1閾值電壓

1.4.2伏安特性

1.5JFET晶體管

1.6總結

第2章半導體制造

2.1矽的制備

2.1.1晶體生長

2.1.2晶圓制造

2.1.3矽的晶體結構

2.2圖形化工藝

2.2.1光刻膠

2.2.2曝光

2.2.3顯影

2.3氧化層生長與去除

2.3.1氧化層生長與澱積

2.3.2氧化層去除

2.3.3氧化層生長與去除的其他影響

2.3.4矽的局部氧化（LOCOS）

2.4擴散與離子註入

2.4.1擴散

2.4.2擴散的其他影響

2.4.3離子註入

2.5矽的澱積與刻蝕

2.5.1外延

2.5.2多晶矽澱積

2.5.3矽刻蝕

2.6隔離技術

2.6.1結隔離

2.6.2介質隔離

2.6.3晶圓鍵合

2.7互連技術

2.7.1鋁

2.7.2難熔阻擋金屬

2.7.3矽化

2.7.4鎢塞

2.7.5介質材料

2.7.6銅

2.8組裝工藝

2.8.1裝片與鍵合

2.8.2封裝

2.9總結

第3章版圖設計

3.1版圖編輯器

3.1.1坐標

3.1.2網格

3.1.3圖形

3.1.4層次結構

3.1.5交換文件格式

3.2設計規則

3.2.1幾何運算

3.2.2規則檢查

3.2.3設計規則制定

3.3圖形生成

3.3.1光學圖形生成

3.3.2光刻技術的進展

3.3.3MEBES

3.3.4光學鄰近校正

3.4總結

第4章典型工藝

4.1標準雙極型工藝

4.1.1核心特征

4.1.2制造流程

4.1.3可用器件

4.1.4工藝擴展

4.2多晶矽柵CMOS工藝

4.2.1核心特征

4.2.2制造流程

4.2.3可用器件

4.2.4工藝擴展

4.3模擬BiCMOS工藝

4.3.1核心特征

4.3.2制造流程

4.3.3可用器件

4.3.4工藝擴展

4.4總結

第5章失效機制

5.1電氣過應力

5.1.1自熱

5.1.2絲狀化

5.1.3電遷移

5.1.4時間相關介質擊穿

5.1.5靜電放電（ESD）

5.1.6天線效應

5.2汙染

5.2.1幹腐蝕

5.2.2可動離子汙染

5.3表面效應

5.3.1MOS晶體管中的熱載流子註入

5.3.2齊納電壓漂移與回漂

5.3.3雪崩誘導電流放大系數退化

5.3.4負偏壓溫度不穩定性

5.3.5寄生溝道與電荷擴散

5.3.6襯底影響

5.4少數載流子註入

5.4.1基本概念

5.4.2閂鎖效應

5.4.3去偏置

5.4.4保護環

5.5總結

第6章電阻

6.1電阻率與薄層電阻

6.2電阻版圖

6.3電阻的變異性

6.3.1工藝變異

6.3.2溫度變異

6.3.3非線性與電導調制

6.3.4接觸電阻

6.3.5氫化與脫氫

6.4電阻的寄生效應

6.5各類電阻的比較

6.5.1基區電阻

6.5.2發射區電阻

6.5.3基區夾斷電阻

6.5.4高薄層電阻

6.5.5外延層夾斷電阻

6.5.6金屬電阻

6.5.7多晶矽電阻

6.5.8NSD與PSD電阻

6.5.9N阱電阻

6.5.10薄膜電阻

6.5.11各類電阻總結

6.6電阻值調整

6.6.1微調電阻

6.6.2修調電阻

6.7總結

第7章電容與電感

7.1電容

7.1.1電容的變異性

7.1.2電容的寄生效應

7.1.3各類電容的比較

7.2電感

7.2.1電感的寄生效應

7.2.2電感的結構

7.3總結

第8章電阻與電容的匹配

8.1失配

8.2失配的成因

8.2.1隨機變異

8.2.2工藝偏差

8.2.3鄰近效應

8.2.4互連寄生效應

8.2.5N型埋層陰影效應

8.2.6氫化

8.2.7溫度

8.2.8熱電效應

8.2.9電場

8.3器件匹配規則

8.3.1電阻匹配規則

8.3.2電容匹配規則

8.4總結

第9章雙極型晶體管

9.1 雙極型晶體管的工作原理

9.1.1電流放大系數（β）變異

9.1.2雪崩擊穿

9.1.3NPN晶體管的飽和

9.1.4橫向PNP晶體管的飽和

9.2標準雙極型小信號晶體管

9.2.1標準雙極型縱向NPN晶體管

9.2.2標準雙極型襯底PNP晶體管

9.2.3標準雙極型橫向PNP晶體管

9.2.4高壓雙極型晶體管

9.2.5超β NPN晶體管

9.3CMOS與BiCMOS小信號雙極型

晶體管

9.3.1模擬CMOS PNP晶體管

9.3.2淺阱晶體管

9.3.3模擬BiCMOS NPN晶體管

9.3.4模擬BiCMOS橫向PNP晶體管

9.3.5高速雙極型晶體管

9.4總結

第10章雙極型晶體管的應用

10.1功率雙極型晶體管

10.1.1功率雙極型晶體管的失效機制

10.1.2標準功率雙極型NPN晶體管

10.1.3標準功率雙極PNP晶體管

10.1.4先進功率雙極型晶體管

10.1.5飽和檢測與限制

10.2雙極型晶體管的匹配

10.2.1隨機變異

10.2.2發射區退化

10.2.3熱梯度

10.2.4機械應力

10.2.5N型埋層陰影效應

10.2.6雙極型晶體管系統性失配的

其他成因

10.3雙極型晶體管匹配規則

10.3.1縱向晶體管匹配規則

10.3.2橫向晶體管匹配規則

10.4總結

第11章二極管

11.1標準雙極工藝中的二極管

11.1.1二極管連接的晶體管

11.1.2齊納二極管

11.1.3肖特基二極管

11.1.4基極集電極功率二極管

11.2CMOS與BiCMOS工藝中的二極管

11.2.1CMOS結二極管

11.2.2模擬BiCMOS結二極管

11.2.3CMOS與模擬BiCMOS肖特基二極管

11.3二極管的匹配

11.3.1PN結二極管的匹配

11.3.2齊納二極管的匹配

11.3.3肖特基二極管的匹配

11.3.4二極管匹配規則

11.4總結

第12章場效應晶體管

12.1MOS晶體管的工作原理

12.1.1器件跨導

12.1.2閾值電壓

12.1.3其他建模考慮因素

12.1.4MOS晶體管的擊穿

12.2CMOS晶體管的結構

12.2.1MOS晶體管的編碼

12.2.2阱與槽

12.2.3溝道阻擋註入

12.2.4閾值調整註入

12.2.5多柵氧化層

12.2.6晶體管縮放

12.2.7CMOS晶體管的漏區工程

12.2.8變異CMOS版圖

12.2.9背柵接觸

12.3非易失性存儲器

12.3.1浮柵晶體管

12.3.2單多晶矽EPROM

12.3.3單多晶矽EEPROM

12.4JFET晶體管

12.4.1JFET的建模

12.4.2JFET的結構

12.5總結

第13章MOS晶體管的應用

13.1功率MOS晶體管

13.1.1導通損耗

13.1.2開關損耗

13.1.3安全工作區

13.1.4CMOS功率晶體管

13.1.5高壓晶體管

13.2MOS晶體管的匹配

13.2.1幾何形狀對匹配的影響

13.2.2擴散、註入、刻蝕與溝槽

效應

13.2.3偏置相關失配

13.2.4氫化

13.2.5梯度

13.2.6MOS晶體管的共重心版圖

13.3MOS晶體管匹配規則

13.4總結

第14章專題內容

14.1合並器件

14.1.1有問題的器件合並

14.1.2成功的器件合並

14.1.3低風險器件合並

14.1.4中風險器件合並

14.1.5新型器件合並的設計

14.2少數載流子保護環

14.2.1標準雙極電子保護環

14.2.2標準雙極空穴保護環

14.2.3CMOS電子保護環

14.2.4CMOS空穴保護環

14.2.5BiCMOS電子保護環

14.2.6BiCMOS空穴保護環

14.3單層互連

14.3.1模擬版圖

14.3.2引線交叉技術

14.3.3溝槽類型

14.4ESD保護

14.4.1初級ESD保護

14.4.2次級ESD保護

14.4.3芯片級ESD保護策略

14.5總結

第15章芯片組裝

15.1芯片面積估算

15.1.1數據庫分區與填充

15.1.2單元面積計算

15.1.3芯片面積估算

15.1.4成本估算

15.2布局規劃

15.3焊盤環設計

15.3.1劃片道

15.3.2劃片密封環與接地環

15.3.3焊盤

15.3.4焊球與銅柱

15.4頂層手動互連

15.4.1過孔

15.4.2布線間距與網格

15.4.3通道布線

15.4.4特殊布線技術

15.5最終版圖檢查清單

15.6結論

附錄

A文中使用的縮寫詞表

B立方晶體的米勒指數

C版圖規則示例

D數學推導

E三分之一法則