CPLD 數位電路設計發展應用--基礎篇(修訂二版)

林容益

  • 出版商: 全華
  • 出版日期: 2002-05-02
  • 定價: $580
  • 售價: 9.5$551
  • 貴賓價: 9.0$522
  • 語言: 繁體中文
  • ISBN: 9572135139
  • ISBN-13: 9789572135136

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商品描述


■ 內容簡介
近十年來資訊工業的蓬勃發展,小至手上的行動電話、超市的雷射讀早期使用的一些GAL等小規模PLD 等常感到其接腳設定之極限,速度七PLD與FPGA最大不同點是FPGA之邏輯元件間及對應IO繞線採用複雜長筆者以半年時間研發出此套極完美的數位電路發展系統,尤其在結構(基礎篇)1. 基本操作,基本組合邏輯閘原理,邏輯化簡及發展設計。2. 編碼及解碼器之設計測試實驗。3. 運算電路及ALU之設計研發測試及模組化之發展應用4. 正反器之原理,設計及測試實驗應用5. 各種同步及異步計數器發展測試實驗和其應用6. 頻率合成器及分割倍率器之發展測試實驗和其應用7. 移位暫存器之發展測試實驗和其應用8. 乘法器,高速計頻儀等專題製作及應用9. HDL語法之一系列編寫組譯測試實驗和其應用10. PAL,GAL,CPLD,FPGA等結構原理測試實驗和其應用(進階篇)1. CPLD結構原理及其對應最佳之應用2. JTAG 之架構原理及其應用3. 邏輯狀態機構HDL語編寫及測試實驗應用4. CPLD之設計專業技巧及速度之提升和邏輯元件之最佳應用之對應?. 專業專題製作應用如時鐘多工掃描高速計數設計應用及實驗6. 延時及速度之測試及其改善應用和實驗7. 高速編碼器之模擬及解碼偵測快速定位計數控制應用及其專題製?. 電路時序模擬之測試應用9. 微控器及其週邊CPLD之搭配設計應用10. PC之I/O卡週邊設計控制及其應用11. D/A及高速SAC A/D轉換對應CPLD之應用設計控制12. 高速A/D結合CPLD之DMA,I/O等控制搭配單晶片作LCD螢幕掌上型13. CPU微控器及硬體及軟體設計應用本書包含傳統之組合邏輯及簡單時序邏輯之設計原理及測試實驗,可時序邏輯之設計在PLD之高速設計及各種不同之邏輯元件應用上有一身n進入這個潮流中,數位電路的基礎與經驗是不可或缺的,甚至還要一般單晶片可處理大部分數位電路,但對應高速處理及偵測控制時單上述電路之研究開發以往都是使用EPROM型態之FPGA或CPLD等價位高麂洏庰妒怍珙蒫o之CPLD數位發展實驗系統有下列特點!1. 因為CPLD內含5000GATE COUNT,內部使用RAM作電路架構設定,速2. 使用簡易數位硬體描數語HDL及繪電路圖法自動簡化結構發展電路3. 搭配單晶片89C52,PIC或PC等控制作週邊,突破微控器處理速度?. 任何複雜,快速之硬體電路開發﹑設計﹑測試﹑實驗在幾分鐘內?.CPLD接腳位可任意設定,故作測試實驗不需用單心線連接而自動安裝6. 低消耗功率!大電流驅動!適於PC附加卡,電池供應儀器,通訊電7. 視窗作業系統,一系列之數位實驗項目及操作手冊,深入淺出,簞w對此種最新發展趨勢,筆者除了在清華大學與新竹科學園區合作舉本實驗發展系統之軟體設計規劃大部份由林建宏先生所設計及編寫,編篡匆匆!如有謬誤之處敬請不吝指教,對應ALTERA之所有資料,若本書內所有的檔案都經壓縮後以SNPLDE.ARJ及SNACF.ARJ二個檔案存錢量 (李沙育圖形測法) 15-512

■ 目錄
第一章 CPLD數位電路發展系統簡介 1-3
1-1 數位電路 1-4
1-2 實驗器 1-6
1-3 軟體 1-20
第二章 簡易發展數位電路使用入門 2-1
2-1 安裝 2-2
2-1-1 軟體安裝 2-2
2-1-2 硬體安裝 2-2
2-2 實驗一簡單的設計 2-2
2-3 結構位元載入及檔案管理 2-12
第三章 簡易發展數位電路基本實驗 3-1
3-1 實驗二 二對四解碼器(decode24.gdf) 3-2
3-2 實驗三 四輸入選擇器(seld4.gdf) 3-6
3-3 實驗四 邏輯運算單元LU(lu.gdf) 3-8
3-4 實驗五 算術運算單元全加器(fadd.gdf) 3-14
3-5 實驗六 四位元加法器(4fadd.gdf) 3-16
3-6 實驗七 八位元加法器(8fadd.gdf) 3-19
3-7 實驗八 算術邏輯運算單元ALU(alu.gdf) 3-20
3-8 實驗九 4位元算術邏輯運算單元ALU(alu4.gdf) 3-24
3-9 實驗十 74181×2之八位元算術邏輯單元ALU 3-26
第四章 以硬體描述語言HDL作數位電路設計與發展 4-1
4-1 AHDL之基本語言: 4-2
4-2 HDL程式語編寫例一:使用數值作解碼
之變數設定VAR[N..0] 4-3
4-2-1 實驗十一 16位元解碼器 4-5
4-3 邏輯語法之編寫及組譯 4-6
4-4 HDL語編寫例二:使用布林表示式及等式作組合
邏輯設計 4-7
4-4-1 邏輯多位元群(GROUP)之定義 4-8
4-4-2 邏輯多位元群(GROUP)之應用例 4-10
4-4-3 條件之聲明判斷(IF﹐ELSIF﹐ELSE﹐THEN﹐
CASE﹐WHEN)應用例 4-13
4-4-4 真值表TABLE原設值DEFAULTS指令作解碼
之應用例 4-23
第五章 時序邏輯電路之設計發展 5-1
5-1 RS正反器(Flip/Fiop) 5-2
5-1-1 實驗二十一 致能控制之R-S正反器 5-4
5-1-2 實驗二十二 D型正反器 5-8
5-1-3 實驗二十三 D型邊緣觸發正反器 5-12
5-1-4 實驗二十四 JK正反器 5-18
5-1-5 實驗二十五 邊緣觸發式JK正反器 5-21
5-1-6 實驗二十六 JK主次M/S正反器 5-24
5-1-7 實驗二十七 另一種JK主次M/S正反器 5-26
5-2 正反器之應用 5-29
5-2-1 實驗二十八 8位元2位數資料栓鎖解碼驅動顯示 5-31
5-3 以HDL語法編寫正反器 5-33
5-3-1 以HDL之VARIABLE﹐FUNCTION﹐
RETURNS指令編寫 5-35
5-3-2 實驗二十九 HDL之八位元資料抓取控制實驗 5-36
5-3-3 實驗三十 HDL之八位元資料抓取及解碼
顯示實驗 5-37
5-4 BIDR埠TRI﹐OPNDRN閘之應用作RAM實驗 5-39
5-4-1 實驗三十一 D型正反器作RAM實驗 5-42
第六章 計數器及其應用控制 6-1
6-1 計數器 6-2
6-1-1 多位元串聯計數器 6-2
6-1-2 實驗三十二 多位元串聯計數器 6-7
6-1-3 實驗三十三 多位元串聯上下計數器 6-10
6-1-4 實驗三十四 多位元串聯上下計數器 6-12
6-1-5 多位元串聯上下計數器之速度時序分析 6-12
6-2 並聯同步計數器 6-14
6-2-1 實驗三十五 八位元並聯同步計數器 6-16
6-2-2 HDL之八位元並聯同步計數器 6-18
6-2-3 多位元含清除致能之同步計數器 6-19
6-2-4 實驗三十六 多位元含清除致能之同步計數器 6-21
6-2-5 HDL之多位元含清除致能之同步計數器 6-22
6-2-6 多位元含載入之上下計數器 6-27
6-2-7 HDL描述多位元含載入之上下計數器 6-37
6-2-8 實驗三十七 多位元N數含同步清除之計數器 6-40
6-2-9 實驗三十八 多位元含載入之上下計數器 6-41
6-2-10 實驗三十九 HDL之多位元含載入之上下計數器 6-41
6-3 N模數計數器 6-42
6-3-1 串並聯脈衝非同步N模數計數器 6-46
6-3-2 ALTERA公司提供之各種計數器 6-51
6-3-3 HDL描述N模數計數器 6-56
6-3-4 實驗四十 N模數計數器 6-59
6-3-5 實驗四十一 N模數計數器及七段解碼顯示 6-60
6-3-6 多位數N模數計數器及並列解碼顯示器 6-62
6-3-7 實驗四十二 多位數N模數計數器及並列解碼
顯示器 6-65
6-3-8 四位數多工掃描解碼七段LED顯示計數器 6-66
6-3-9 實驗四十三 四位數多工掃描七段LED顯示計數器 6-68
6-3-10 多位數計數及栓鎖多工掃描七段LED顯示計數器 6-70
6-3-11 專題製作:實驗四十四 掃描顯示計頻儀 6-73
6-4 環計數器(JOHSON) 6-80
6-4-1 N模數環計數器 6-84
6-4-2 實驗四十五 N模數環計數器 6-85
第七章 數位分割比率倍率器及移位暫存器 7-1
7-1 數位分割比率倍率器
(DigitalFractionalRateMultipliers) 7-2
7-1-1 數位分割比率倍率器TTL模組電路 7-5
7-2 多位數之數位分割比率倍率器電路 7-12
7-2-1 實驗四十六 多位數之數位分割比率倍率器電路 7-13
7-3 使用類加器之數位比率倍率合成器 7-15
7-3-1 實驗四十七 多位數之數位比率頻率合成器電路 7-20
7-4 移位暫存器及其應用 7-22
7-4-1 實驗四十八 移位暫存器及其應用 7-27
7-5 移位暫存器加法器之綜合應用乘法器 7-28
7-5-1 另一種快速查表之乘法器 7-36
7-5-2 實驗四十九 加法器之綜合應用乘法器實驗 7-38
第八章 PLD(PAL GAL)之硬體架構及邏輯化簡和
其應用 8-1
8-1 PLD之基本架構及應用 8-2
8-2 SOP及POS之組合化簡和卡諾圖化簡 8-10
8-3 PAL﹐GAL及其它進階之PLD結構 8-18
8-4 PAL﹐GAL及其它進階PLD之燒錄結構電路 8-28
8-5 PAL﹐GAL之應用例 8-34
8-5-1 實驗五十 PAL 16L8之PC解碼控制實驗 8-41
8-5-2 PAL 16L8之七段LED顯示解碼控制 8-41
8-5-3 實驗五十一 PAL 16L8七段LED顯示解碼
控制實驗 8-52
8-5-4 PAL 16R8電子骰子控制器 8-53
8-5-5 實驗五十二 PAL 16R8二位數之電子骰子
控制實驗 8-64
8-6 使用類同ALTERA之VHDL語法作PAL GAL組譯 8-65
8-6-1 使用CYPRESS之VHDL語法作GAL編輯及組譯 8-65
8-6-2 使用CYPRESS之VHDL語法作步進馬達編輯及組譯 8-70
8-6-3 實驗五十三 GAL16V8三種步進馬達運轉控制
    實驗 8-87
附錄一 MAX+PLUS2相關AHDL之使用輔助說明 附1-1
附錄二 SN-PLDE軟體安裝程序說明 附2-1
2-1