數位積體電路分析與設計 (Analysis and Design of Digital Integrated Circuits)

蔣安平、王新安、陳自力、劉欣、黃新

  • 出版商: 全華
  • 出版日期: 2006-03-15
  • 定價: $650
  • 售價: 9.5$618
  • 貴賓價: 9.0$585
  • 語言: 繁體中文
  • ISBN: 9861572481
  • ISBN-13: 9789861572482

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商品描述

本書特色

本書內容條理分明,淺顯易懂,並搭配習題,加強學習效果。包括深次微米數位積體電路設計,簡要回顧本書基礎邏輯閘的重要概念,利用基本的元件物理概念來導入,在第三章裡描述在積體電路設計過程中製造、佈局和模擬間的關係,第四章對MOS反相器導出雜訊容限和切換臨界值的分佈公式,在第五、六章討論NAND、NOR等邏輯閘靜態設計問題及高速設計所涉及問題。第七、八章研究傳輸閘和動態邏輯設計及半導體記憶體設計。九至十一章討論記憶體設計中的其他問題,介紹連線設計及電源網路和時脈設計。藉由本書完整歸納,使讀者對數位積體電路有進一步了解,本書適合私立大學、科大資工、電子、電機系「數位積體電路設計」課程使用。

 

本書內容

第1章 深次微米數位積體電路設計
1.1 緒論 1-1
1.2 積體電路產業的簡要歷史 1-3
1.3 數位邏輯閘設計的回顧 1-7
1.3.1 基本的邏輯函數 1-7
1.3.2 邏輯電路的實作 1-10
1.3.3 雜訊容限的定義 1-12
1.3.4 暫態特性的定義 1-13
1.3.5 功率消耗估算 1-14
1.4 數位積體電路設計 1-16
1.4.1 MOS電晶體的結構和工作原理 1-17
1.4.2 CMOS與NMOS 1-18
1.4.3 深次微米互連 1-20
1.5 數位電路的電腦輔助設計 1-24
1.5.1 電路模擬和分析 1-25
1.6 面臨的挑戰 1-27
1.7 小結 1-32
1.8 參考文獻 1-32
1.9 習題 1-33

第2章 MOS電晶體
2.1 緒論 2-1
2.2 MOS電晶體的結構和操作 2-3
2.3 MOS電晶體的臨限電壓 2-7
2.4 一次電流-電壓特性 2-18
2.5 速度飽和公式的來源 2-22
2.5.1 高電場的影響 2-24
2.5.2 速度飽和元件的電流公式 2-27
2.6 功率定律模型 2-32
2.7 次臨界傳導 2-34
2.8 MOS電晶體的電容 2-36
2.8.1 薄氧化物電容 2-37
2.8.2 PN接面電容 2-39
2.8.3 重疊電容 2-45
2.9 小結 2-46
2.10 參考文獻 2-49
2.11 習題 2-49

第3章 製造、佈局和模擬
3.1 緒論 3-1
3.2 IC製造技術 3-2
3.2.1 IC製造技術概述 3-2
3.2.2 IC光蝕刻技術 3-4
3.2.3 電晶體的製造 3-6
3.2.4 製造連線 3-9
3.2.5 連線電容和電阻 3-12
3.3 佈局基礎 3-15
3.4 電路模擬中MOS電晶體的模型構造 3-18
3.4.1 SPICE中的MOS模型 3-19
3.4.2 MOS電晶體的具體說明 3-20
3.5 SPICE MOS LEVEL 1元件模型 3-22
3.5.1 MOS LEVEL 1參數的提取 3-24
3.6 BSIM3模型 3-27
3.6.1 BSIM3中的載入過程 3-27
3.6.2 短通道臨限電壓 3-28
3.6.3 遷移率模型 3-31
3.6.4 線性區和飽和區 3-31
3.6.5 次臨界電流 3-34
3.6.6 電容模型 3-35
3.6.7 源極/汲極電阻 3-36
3.7 MOS電晶體中的附加效應 3-37
3.7.1 產品中的參數變化 3-37
3.7.2 溫度效應 3-37
3.7.3 電源變化 3-39
3.7.4 電壓極限 3-40
3.7.5 CMOS閂鎖 3-40
3.8 絕緣體上的矽製程 3-42
3.9 SPICE模型小結 3-44
3.10 參考文獻 3-51
3.11 習題 3-51

第4章 MOS反相器電路
4.1 緒論 4-1
4.2 電壓轉換特性 4-2
4.3 雜訊容限的定義 4-5
4.3.1 單源雜訊容限(SSNM) 4-5
4.3.2 多源雜訊容限(MSNM) 4-8
4.4 電阻負載反相器的設計 4-11
4.5 NMOS電晶體作為負載元件 4-20
4.5.1 飽和增強型負載 4-20
4.5.2 線性增強型負載 4-25
4.6 互補MOS(CMOS)反相器 4-26
4.6.1 CMOS反相器的直流分析 4-27
4.6.2 CMOS反相器的佈局設計 4-35
4.7 虛NMOS反相器 4-37
4.8 反相器的尺寸確定 4-40
4.9 三態反相器 4-43
4.10 小結 4-44
4.11 參考文獻 4-45
4.12 習題 4-46

第5章 靜態MOS邏輯閘電路
5.1 緒論 5-1
5.2 CMOS邏輯閘電路 5-3
5.2.1 基本的CMOS邏輯閘的尺寸確定 5-4
5.2.2 扇入和扇出研究 5-8
5.2.3 CMOS邏輯閘的電壓傳輸特性 5-11
5.3 複雜的CMOS邏輯閘 5-16
5.4 互斥或閘和互斥反或閘 5-19
5.5 多工器電路 5-20
5.6 正反器和閂鎖器 5-21
5.6.1 基本的雙穩態電路 5-22
5.6.2 SR閂鎖器 5-23
5.6.3 JK正反器 5-26
5.6.4 主從JK正反器 5-27
5.6.5 邊緣觸發的JK正反器 5-28
5.7 D正反器和D閂鎖器 5-30
5.8 CMOS邏輯閘電路的功率消耗 5-33
5.8.1 動態(轉換)功率消耗 5-34
5.8.2 靜態(待機)功率消耗 5-41
5.8.3 完整的功率消耗公式 5-43
5.9 功率消耗和延遲的折衷 5-44
5.10 小結 5-47
5.11 參考文獻 5-48
5.12 習題 5-49

第6章 高速CMOS邏輯設計
6.1 緒論 6-1
6.2 切換時間的分析 6-3
6.2.1 再次討論邏輯閘的尺寸——速度飽和效應 6-7
6.3 負載電容的詳細計算 6-9
6.3.1 邏輯閘扇出電容 6-10
6.3.2 本身電容計算 6-12
6.3.3 連線電容 6-18
6.4 斜波輸入情況下改善延遲計算 6-19
6.5 針對最佳路徑延遲確定邏輯閘的尺寸 6-27
6.5.1 最佳延遲問題 6-27
6.5.2 反相器鏈延遲最佳化——FO4延遲 6-29
6.5.3 包含反及閘和反或閘的路徑最佳化 6-35
6.6 用邏輯強度最佳化路徑 6-38
6.6.1 邏輯強度的導出 6-38
6.6.2 理解邏輯強度 6-44
6.6.3 分支強度和旁路負載 6-48
6.7 小結 6-52
6.8 參考文獻 6-54
6.9 習題 6-55

第7章 傳輸閘和動態邏輯設計
7.1 緒論 7-1
7.2 基本概念 7-2
7.2.1 傳導電晶體 7-2
7.2.2 電容饋入 7-5
7.2.3 電荷共用 7-8
7.2.4 電荷遺失的其他途徑 7-10
7.3 CMOS傳輸閘邏輯 7-11
7.3.1 使用CMOS傳輸閘的多工器 7-12
7.3.2 CMOS傳輸閘延遲 7-17
7.3.3 CMOS傳輸閘的邏輯強度 7-23
7.4 動態D閂鎖器和D正反器 7-24
7.5 骨牌邏輯 7-27
7.5.1 骨牌邏輯閘的邏輯強度 7-33
7.5.2 骨牌邏輯的局限性 7-34
7.5.3 雙軌(差分)骨牌邏輯 7-37
7.5.4 自我重置電路 7-40
7.6 小結 7-40
7.7 參考文獻 7-41
7.8 習題 7-41

第8章 半導體記憶體的設計
8.1 緒論 8-1
8.1.1 記憶體的結構 8-2
8.1.2 記憶體的類型 8-4
8.1.3 記憶體的時間參數 8-5
8.2 MOS解碼器 8-6
8.3 靜態RAM單元設計 8-10
8.3.1 靜態記憶體操作 8-10
8.3.2 讀取的操作 8-13
8.3.3 寫入的操作 8-16
8.3.4 SRAM單元的佈局 8-17
8.4 SRAM行I/O電路 8-19
8.4.1 行上拉電路 8-19
8.4.2 行選擇 8-21
8.4.3 寫入的電路 8-24
8.4.4 讀取的電路 8-24
8.5 記憶體體系結構 8-31
8.6 小結 8-34
8.7 參考文獻 8-34
8.8 習題 8-34

第9章 記憶體設計中的其他課題
9.1 緒論 9-1
9.2 內容定址記憶體 9-3
9.3 現場可程式邏輯閘陣列 9-9
9.4 動態讀/寫記憶體 9-15
9.4.1 三電晶體動態單元 9-16
9.4.2 單電晶體動態單元 9-17
9.4.3 動態RAM的外部特性 9-21
9.5 唯讀記憶體 9-23
9.5.1 MOS ROM單元陣列 9-23
9.6 EPROM和E2PROM 9-27
9.7 Flash記憶體 9-33
9.8 FRAM 9-36
9.9 小結 9-37
9.10 參考文獻 9-38
9.11 習題 9-38

第10章 連線設計
10.1 緒論 10-1
10.2 連線的RC延遲 10-4
10.2.1 導線電阻 10-4
10.2.2 艾蒙延遲的計算 10-6
10.2.3 長導線的RC延遲 10-9
10.3 超長導線插入緩衝器 10-14
10.4 連線的耦合電容 10-18
10.4.1 耦合電容的構成 10-18
10.4.2 耦合對延遲的影響 10-23
10.4.3 電容雜訊或串音 10-27
10.5 連線的電感 10-28
10.6 天線效應 10-34
10.7 小結 10-37
10.8 參考文獻 10-39
10.9 習題 10-39

第11章 電源網格和時脈設計
11.1 緒論 11-1
11.2 電源分佈設計 11-2
11.2.1 IR壓降和Ldi/dt 11-3
11.2.2 電子遷移 11-6
11.2.3 電源佈線要考慮的問題 11-8
11.2.4 去耦合電容設計 11-11
11.2.5 電源分佈設計舉例 11-13
11.3 時脈和時序問題 11-16
11.3.1 時脈定義和量度 11-16
11.3.2 時脈偏斜 11-19
11.3.3 雜訊對時脈和正反器的影響 11-21
11.3.4 時脈的功率消耗 11-22
11.3.5 時脈產生器 11-23
11.3.6 高性能設計中的時脈分佈 11-25
11.3.7 時脈分佈網路舉例 11-27
11.4 鎖相迴路/延遲鎖定迴路 11-30
11.4.1 PLL設計考慮 11-32
11.4.2 時脈分佈總結 11-37
11.5 參考文獻 11-39
11.6 習題 11-39

附錄A SPICE的簡要介紹
A.1 緒論 A-1
A.2 設計流程 A-2
A.3 語法 A-2
A.3.1 標題 A-4
A.3.2 各種全局參數的設置 A-4
A.3.3 電源、主動元件和被動元件的列表 A-6
A.3.4 分析宣告 A-14
A.4 完整的SPICE範例 A-18

附錄B 雙極接面電晶體和電路
B.1 雙極接面電晶體 B-1
B.2 肖特基障壁電勢二極體 B-4
B.3 用於電路模擬的BJT模型 B-6
B.4 雙極接面電晶體反相器 B-7
B.5 電壓傳輸特性 B-8
B.6 肖特基箝位反相器 B-10
B.7 BJT反相器的開關時間 B-11
B.8 雙極數位邏輯閘電路 B-12
B.9 電壓傳輸特性 B-14
B.10 傳輸延遲時間 B-15
B.11 輸入箝位二極體 B-16
B.12 參考文獻 B-16