數字集成電路 從物理到智能設計

前言

第1章 緒論

1.1 技術演進與設計哲學

1.1.1 核心基石

1.1.2 關鍵裏程碑

1.2 設計方法論的範式轉移設計核心：PPA化

1.2.1 性能——速度與效率的博弈

1.2.2 功耗——能量消耗的密控制

1.2.3 面積——微觀的尺寸經濟學

1.3 數字集成電路設計層次

1.3.1 從RTL到GDSII的全流程解析

1.3.2 時序邏輯與時鐘體系

1.3.3 設計約束的工程藝術

1.4 數字集成電路的現狀與趨勢

1.4.1 物理限挑戰與設計範式革新

1.4.2 制造工藝的物理突破與三維集成

1.4.3 設計方法論的可靠性躍遷與AI賦能

1.4.4 存算一體與量子探索

1.5 結語：微觀的無限邊疆

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第2章 MOSFET與IC設計原理

2.1 MOSFET的基本結構與工作原理

2.2 寄生參數與動態性

2.2.1 MOSFET寄生電阻與電容

2.2.2 集成電路導線的寄生參數與Elmore模型及其應用

2.2.3 MOSFET建模方法及其在電路分析中的應用

2.2.4 CMOS邏輯門結構

2.3 制造工藝

2.3.1 CMOS集成電路制造中的光刻技術解析

2.3.2 CMOS工藝流程與版圖設計的協同配合說明

2.4 多視圖設計方法

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第3章 組合邏輯電路設計與分析

3.1 基礎邏輯門電路

3.1.1 CMOS反相器

3.1.2 CMOS與非門

3.2 CMOS電路設計原則

3.2.1 CMOS邏輯門的互補性原理

3.2.2 CMOS組合邏輯單元構建的核心原則與步驟

3.2.3 大扇入CMOS電路的化

3.2.4 考慮性能時反相器尺寸的確定

3.3 組合邏輯鏈路的延遲化

3.3.1 邏輯努力

3.3.2 分支努力

3.3.3 路徑努力

3.4 殊邏輯電路結構

3.4.1 偽NMOS邏輯

3.4.2 傳輸門邏輯

3.4.3 動態邏輯

3.5 設計視角

3.5.1 Verilog代碼實戰

3.5.2 SPICE代碼實戰

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第4章 時序邏輯電路設計原理

4.1 時序邏輯電路基礎

4.1.1 時序邏輯電路的基本原理及其分類

4.1.2 時序邏輯的基本構成

4.1.3 主從觸發器與邊沿觸發機制

4.1.4 時序電路核心組件的架構演進與應用化分析

4.1.5 時序參數與系統約束

4.2 同步時序邏輯電路

4.2.1 同步時序邏輯電路的描述

4.2.2 有限狀態機的實現

4.3 時序邏輯電路的Verilog視角

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第5章 自向下設計方法論

5.1 集成化芯片系統的跨層級協同設計與指標化理論

5.1.1 片上系統SoC

5.1.2 系統設計的跨層級協同化理論

5.1.3 分層設計方法論與協同化體系

5.1.4 集成電路典型設計指標

5.2 設計流程的硬件實現與驗證協同理論

5.2.1 硬件創建：從抽象邏輯到物理實現

5.2.2 設計驗證：功能正確性與物理完整性障

5.2.3 硬件創建與驗證的協同化機制

5.3 綜合的理論框架與多目標化機制

5.3.1 邏輯綜合的定義與流程

5.3.2 邏輯綜合的化目標與權衡模型

5.3.3 邏輯綜合的工藝相關性

5.4 VLSI物理設計的體系架構與技術挑戰

5.4.1 VLSI物理設計具有挑戰性的原因

5.4.2 VLSI樓層規劃的理論架構與設計方法

5.4.3 VLSI物理設計實施框架

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第6章 數據通路核心單元設計

6.1 通路基本單元：架構設計與綜合權衡

6.1.1 數據通路的設計流程與關鍵步驟

6.1.2 設計化考量

6.2 加法器設計

6.2.1 全加器基礎

6.2.2 加法器實現結構

6.3 乘法器

6.3.1 陣列乘法器

6.3.2 進位留乘法器

6.3.3 樹形乘法器

6.4 移位器

6.4.1 一位可控移位器

6.4.2 桶形移位器

6.5 設計中的綜合考慮

6.6 自向下的方法實現數據通路

6.6.1 物理實現映射

6.6.2 進位化與動態邏輯設計

6.6.3 乘法器與移位器的IP化流程

6.6.4 設計思維與工程實踐

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第7章 時序問題與同步方法

7.1 數字系統的時序分類

7.1.1 同步互連

7.1.2 中等同步互連

7.1.3 近似同步互連

7.1.4 異步互連

7.2 時序分析與時鐘系統設計

7.2.1 同步流水線數據通路結構

7.2.2 時序問題的根源

7.3 同步方法的核心技術

7.3.1 單時鐘域同步設計

7.3.2 跨時鐘域同步技術

7.3.3 全局異步局同步設計

7.4 時序驗證與化工具

7.4.1 靜態時序分析

7.4.2 形式驗證

7.4.3 時序驅動的布局布線

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第8章 低功耗設計

8.1 低功耗設計策略

8.1.1 日益增加的功耗挑戰

8.1.2 動態和靜態功耗

8.1.3 功耗與性能的權衡

8.2 降低功耗的方法

8.2.1 降低電源電壓

8.2.2 時鐘門控

8.2.3 多閾值電壓單元

8.2.4 多電壓設計

8.2.5 智能電源切換

8.2.6 動態電壓頻率縮放技術

8.2.7 減少轉換作

8.2.8 開關電容化

8.2.9 低功耗架構設計

8.3 低功耗的實現

8.3.1 統一電源格式標準

8.3.2 低功耗寄存器級代碼的架構與實現

8.3.3 多電壓邏輯綜合

8.3.4 化技術

8.3.5 多電壓DFT核心挑戰與解決方案

8.3.6 低功耗物理設計

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參考文獻