CMOS數字集成電路全流程設計

李金城，北京交通大學副教授，中國科學院微電子所博士，清華大學電子系博士後，長期從事集成電路教學和科研工作，在模擬集成電路設計和數字集成電路設計領域都具有豐富的教學和實踐經驗。主要研究領域包括混合信號集成電路設計、衛星導航芯片設計。主持和參加了多項國家自然基金項目，並擁有多項發明專利。

第1章 CMOS數字集成電路設計概述
1.1 摩爾定律與數字集成電路設計
1.2 數字集成電路設計流程及主流EDA工具簡介
1.3 如何學好數字集成電路設計
1.4 必備的shell命令和vi基礎
1.5 本章小結
第2章 Verilog邏輯映射與可綜合代碼分析
2.1 組合邏輯代碼映射
2.2 時序邏輯代碼映射
2.3 基於觸發器/組合邏輯雲的時序邏輯電路結構
2.4 可綜合Verilog代碼分析
2.5 Verilog代碼優化設計原則與方法
2.6 本章小結
第3章 標準單元庫與存儲器編譯器
3.1 標準單元庫概述
3.2 標準邏輯單元
3.3 IO單元與焊盤框架
3.4 其他輔助單元
3.5 .lib庫文件格式介紹
3.6 LEF庫文件格式介紹
3.7 GDS提取LEF
3.8 LEF轉Milkway
3.9 標準單元的GDS、網表、符號和Verilog代碼
3.10 存儲器編輯器（Memory Compiler）
3.11 CDB（IC5.X）轉OA（IC6.X）
3.12 本章小結
第4章 邏輯綜合
4.1 邏輯綜合基本原理與方法
4.2 時序路徑
4.3 設計對象
4.4 基礎TCL
4.5 Synopsys TCL
4.6 基於DC的邏輯綜合（Synopsys）
4.7 基於Genus的邏輯綜合（Cadence）
4.8 DC圖形界面操作
4.9 邏輯綜合進階討論
4.10 含存儲器電路的邏輯綜合
4.11 本章小結
第5章 靜態時序分析
5.1 靜態時序分析概述
5.2 時序弧
5.3 數據到達時間和數據需求時間
5.4 基於PT的Pre-STA（Synopsys）
5.5 約束完整性檢查
5.6 Pre-STA結果查詢
5.7 Pre-STA違例處理
5.8 基於Tempus的Pre-STA（Cadence）
5.9 本章小結
第6章 可測性設計
6.1 加工缺陷
6.2 固定故障模型
6.3 掃描鏈
6.4 基於DC的DFT（Synopsys）
6.5 基於Genus的DFT（Cadence）
6.6 基於TetraMAX的ATPG設計
6.7 邊界掃描與JTAG
6.8 內建自測試
6.9 靜態電流測試
6.10 本章小結
第7章 形式驗證
7.1 形式驗證作用與意義
7.2 邏輯錐
7.3 基於Formality的形式驗證（Synopsys）
7.4 基於Conformal的形式驗證（Cadence）
7.5 形式驗證常見問題及友好代碼風格
7.6 本章小結
第8章 自動布局布線
8.1 P&R基本流程
8.2 基於Innovus的P&R流程（Cadence）
8.3 基於ICC2的P&R流程（Synopsys）
8.4 本章小結
第9章 版圖網表的Post-STA和形式驗證
9.1 Post-STA與Pre-STA的比較
9.2 SPEF文件格式
9.3 基於PT的Post-STA
9.4 基於Tempus的Post-STA
9.5 基於Formality的版圖網表形式驗證
9.6 基於Conformal的版圖網表形式驗證
9.7 本章小結
第10章 GDSⅡ版圖的物理驗證
10.1 GDSⅡ概述
10.2 GDSⅡ導入
10.3 DRC
10.4 LVS
10.5 GDSⅡ導出
10.6 基於Calibre的密度添加
10.7 本章小結
第11章 從Verilog到流片設計案例
11.1 電路功能與結構
11.2 Verilog設計與驗證
11.3 Verilog頂層代碼改造
11.4 獲取PDK、標準單元庫和IP
11.5 設計流程、EDA工具鏈和數據管理
11.6 各步驟說明
11.7 MPW與COB Bonding
11.8 樣機實測
11.9 本章小結
參考文獻