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商品描述
本書基於企業實際需求，理論結合實例，由易到難講解了數碼積體電路常用驗證方法、流程規格和UVM 驗證方法。
主要內容包括：數碼積體電路驗證技術的發展、數碼積體電路驗證基礎、數碼積體電路驗證常用的Verilog程式設計語法、
被測電路功能點Case抽取、斷言、具有約束條件的隨機激勵、覆蓋率、結果自動比較、
UVM驗證、模擬驗證EDA工具、實例解析、綜合專案實例。
本書可供積體電路驗證的入門讀者，以及積體電路、芯片、
半導體及相關產業的工程技術人員使用，也可作為教材供大學相關專業師生學習參考。
目錄大綱
第1章 數碼積體電路驗證技術的發展 001
1.1 數碼積體電路驗證的概念及地位 001
1.1.1 驗證的概念 001
1.1.2 驗證在設計流程中的地位 002
1.2 功能驗證 003
1.2.1 功能驗證流程 003
1.2.2 功能驗證相關技術 004
1.2.3 功能驗證相關語言 006
1.2.4 功能驗證相關方法 007
1.2.5 功能驗證相關研究熱點 008
1.3 驗證的歷史、現在與未來 009
習題 011
第2章 數碼積體電路驗證基礎 012
2.1 積體電路芯片開發流程 012
2.1.1 系統設計 012
2.1.2 功能設計 013
2.1.3 功能驗證 016
2.1.4 DFT設計/邏輯綜合 016
2.1.5 版圖設計驗證 017
2.1.6 時序驗證 017
2.1.7 芯片試做與芯片測試 017
2.2 驗證的概念與分類 018
2.3 驗證與設計、測試的差異 019
2.4 驗證環境的基本結構 019
2.4.1 驗證環境的概念 019
2.4.2 驗證環境的結構框圖 019
2.4.3 簡單驗證環境的書寫結構 021
2.5 驗證流程 023
習題 024
第3章 數碼積體電路驗證的常用Verilog程式設計語法 025
3.1 驗證常用Verilog語法 026
3.1.1 assign語法 026
3.1.2 always語法 027
3.1.3 initial、`timescale、#文法 027
3.1.4 `define、parameter語法 029
3.1.5 `include語法 031
3.1.6 wait、@語法 032
3.1.7 for、repeat、while、forever語法 034
3.1.8 fork…join語法 035
3.1.9 task語法 037
3.1.10 event語法 039
3.2 驗證常用Verilog系統函數 040
3.2.1 $display、$write、$time、$finish系統函數 040
3.2.2 檔 作系統函數 041
3.2.3 $random系統函數 046
習題 047
第4章 被測電路功能點Case抽取 048
4.1 Case抽取原則 049
4.2 Case表的製作方法 050
習題 051
第5章 斷言 052
5.1 斷言的基本概念與應用 053
5.2 斷言的SVA語法結構 053
5.2.1 SVA基本結構 053
5.2.2 SVA與設計的連結 054
5.3 斷言中常用的SVA語法 056
5.3.1 SVA基本語法 056
5.3.2 系統函數 058
5.3.3 覆蓋率屬性 059
5.3.4 斷言驗證庫 059
習題 060
第6章 帶有約束條件的隨機激勵 061
6.1 隨機激勵的概念與應用 061
6.2 隨機激勵的限制條件 062
習題 066
第7章 覆蓋率 067
7.1 覆蓋率的概念與應用 067
7.2 覆蓋率的種類 068
7.2.1 代碼覆蓋率 068
7.2.2 斷言覆蓋率 070
7.2.3 功能覆蓋率 070
7.3 程式碼覆蓋率的實作方法 071
7.3.1 Modelsim模擬工具運行程式碼覆蓋率 071
7.3.2 VCS模擬工具運行程式碼覆蓋率 073
7.4 功能覆蓋率的實現方法 074
7.4.1 透過Verilog編程實現功能覆蓋率 074
7.4.2 透過SystemVerilog編程實現功能覆蓋率 077
習題 082
第8章 結果自動比較 083
8.1 結果自動對比的概念與應用 083
8.2 期待值模型的建構方法 084
8.3 結果自動對比的實現 084
8.3.1 建構期待值模型的方式 085
8.3.2 讀取期待值資料的方式 087
8.3.3 將被測電路輸出打印結果檔案與期待值結果檔案直接比較的方式 089
習題 090
第9章 UVM驗證 091
9.1 事務層級驗證的概念 092
9.2 UVM驗證環境的特性與結構 092
9.2.1 UVM驗證平臺的結構 092
9.2.2 被測電路 093
9.2.3 interface 094
9.2.4 driver 094
9.2.5 monitor 096
9.2.6 sequence與sequencer 098
9.2.7 agent 099
9.2.8 reference model 101
9.2.9 scoreboard 102
9.2.10 env 104
9.2.11 測試案例 105
9.2.12 tb_top 107
9.2.13 UVM環境的啟動 108
9.3 UVM基礎 109
9.3.1 uvm_component, uvm_object派生關係 109
9.3.2 UVM的樹狀結構 112
9.3.3 field automation機制 113
9.3.4 config_db機制 115
9.4 UVM驗證環境的運作 116
9.4.1 phase機制 116
9.4.2 objection機制 118
習題 119
第10章 模擬驗證EDA工具 120
10.1 常用模擬驗證EDA工具 120
10.2 Modelsim工具簡介 121
10.3 Modelsim的使用方法 121
10.3.1 【方式二】的使用方法 122
10.3.2 【方式三】的使用方法 124
10.4 Modelsim中UVM驗證環境的運作方法 125
習題 127
第11章 實例解析 128
11.1 被測電路功能點Case抽取實例解析 128
11.2 斷言應用實例解析 134
11.3 隨機激勵應用實例解析 142
11.4 覆蓋率應用實例解析 147
11.5 結果自動對比應用實例解析 155
11.6 UVM驗證實例解析 166
第12章 綜合項目實例 183
12.1 UART傳輸電路的功能驗證項目 183
12.2 影像JPEG編碼DCT模組的功能驗證專案 206
參考文獻 222
