VHDL 概論: 由模擬到合成 (Introductory VHDL: From Simulation to Synthesis)

吳中浩

  • 出版商: 全華圖書
  • 出版日期: 2002-07-31
  • 定價: $480
  • 售價: 9.0$432
  • 語言: 繁體中文
  • ISBN: 9572135376
  • ISBN-13: 9789572135372

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商品描述


■ 內容簡介
  本書譯自Yalamanchili教授所撰寫的「Introductory VHDLSimulation to Synthesis」一書。本書為作者之前所撰寫的「VHDLStarter's Guide」的進階,以結構化的方式來介紹VHDL的基本概念、VHDL程式結構與模擬的環境及如何使用VHDL之描述來進行設計合成的工作。本書非常適合大專院校電子科系之「數位邏輯設計」、「數位系統設計」課程使用。

■ 目錄
目 錄
第一章 簡 介 1-1
1.1 VHDL是什麼? 1-1
1.2 數位系統設計 1-2
1.3 市場 1-6
1.4 硬體描述語言的角色 1-8
1.5 總結 1-12
第二章 數位系統之模型 2-1
2.1 動機 2-2
2.2 系統描述 2-3
2.3 事件、傳遞延遲和同時執行 2-5
2.4 波形和時序 2-7
2.5 信號值 2-11
2.6 共享信號 2-13
2.7 總結 2-15
第三章 模擬與合成之比較 3-1
3.1模擬模型 3-3
3.1.1 一不連續事件模擬模型 3-4
3.1.2 準確度和模擬速度的比較 3-7
3.2 合成模型 3-8
3.2.1 硬體推導 3-9
3.2.2 目標原始元件 3-13
3.3 場效可程式化閘陣(FPGAs) 3-14
3.3.1 可配置邏輯塊的實現 3-16
3.3.2 開關矩陣的實現 3-19
3.3.3 輸入輸出塊的實現 3-21
3.3.4 配置 3-22
3.3.5 FPGA設計流程 3-23
3.4 總結 3-25
第四章 語言基本的觀念:模擬 4-1
4.1 信號 4-1
4.2 實體結構 4-3
4.3 共同執行陳述式 4-8
4.3.1 簡單的CSA 4-8
4.3.2 信號的實現 4-14
4.3.3 信號之決議 4-17
4.3.4 有條件的信號指定 4-20
4.3.5 選擇性信號指定陳述式 4-23
4.4 使用CSAs建構VHDL模型 4-25
4.5 瞭解延遲 4-31
4.5.1 慣性延遲模型 4-32
4.5.2 運轉延遲模型 4-33
4.5.3 Delta延遲 4-36
4.6 總結 4-40
練習 4-41
第五章 基本的語言概念:合成 5-1
5.1 從合成的觀點看一語言 5-2
5.2 自宣告中進行推導 5-4
5.3 自簡單CSA陳述式進行推導 5-7
5.4 從條件式信號指定陳述式進行推導 5-12
5.5 自選擇性信號指定陳述式進行推導 5-19
5.6 模擬行為和合成行為的比較 5-22
5.7 合成的暗示 5-23
5.8 總結 5-24
5.9 練習 5-25
第六章 行為模型:模擬 6-1
6.1 過程結構 6-2
6.2 程式結構 6-7
6.2.1 If_Then_Else和If_Then_Elsif陳述式 6-7
6.2.2 Case陳述式 6-8
6.2.3 迴圈陳述式 6-12
6.3 再談過程 6-14
6.4 Wait陳述式 6-21
6.5 屬性(Attributes) 6-30
6.5.1 功能屬性 6-30
6.5.2 值屬性 6-31
6.5.3 信號屬性 6-32
6.5.4 範圍屬性 6-34
6.5.5 型態屬性 6-35
6.6 時脈和週期性波形的產生 6-35
6.7 在一過程中使用信號 6-39
6.8 狀態機模型 6-42
6.9 使用過程建構VHDL模型 6-47
6.10 一般程式的錯誤 6-52
6.10.1 一般語法錯誤 6-52
6.10.2 一般執行時的錯誤 6-53
6.11 總結 6-54
練習 6-55
第七章 行為模型:合成 7-1
7.1 由語言的觀點來看合成 7-2
7.2 從過程中進行推導 7-4
7.2.1 簡單的指定陳述式 7-5
7.2.2 If-Then-Else和If-Then-Elseif陳述式 7-7
7.2.3 Case陳述式 7-19
7.2.4 Loop陳述式 7-23
7.3 雜項問題 7-28
7.4 使用信號和變數進行推導的比較 7-31
7.5 鎖存器和正反器推導之比較 7-35
7.6 Wait陳述式 7-39
7.7 狀態機的合成 7-47
7.8 模擬和合成之比較 7-56
7.9 合成暗示 7-58
7.10 總結 7-61
練習 7-63
第八章 模型結構 8-1
8.1 結構描述 8-2
8.2 建構結構化VHDL模型 8-9
8.3 階層、摘要和準確度 8-14
8.4 基本屬性(Generics) 8-18
8.4.1 指定屬性的值 8-21
8.4.2 一些使用基本屬性的規則 8-23
8.5 元件舉例使用和合成 8-29
8.6 產生(Generate)陳述式 8-40
8.7 配置(Configurations) 8-46
8.7.1 預設初始束縛規則 8-48
8.7.2 配置規格 8-50
8.7.3 配置宣告 8-52
8.8 一般常見程式的錯誤 8-55
8.9 總結 8-56
練習 8-57
第九章 次程式、包裝和元件庫 9-1
9.1 功能的重要性 9-2
9.1.1 型態轉換功能 9-5
9.1.2 決議功能 9-7
9.1.3 合成考量 9-15
9.2 程序的重要性 9-17
9.2.1 使用程序 9-20
9.2.2 共同執行和循序程序呼叫 9-21
9.2.3 合成的考量 9-25
9.3 次程式和運算子超載 9-27
9.4 包裝的重要性 9-29
9.5 元件庫的重要性 9-33
9.6 總結 9-36
練習 9-37
第十章 基本輸入輸出 10-1
10.1 基本的輸入輸出運作 10-2
10.1.1 檔案宣告 10-3
10.1.2 開啟和關閉檔案 10-3
10.1.3 讀出和寫入檔案 10-6
10.1.4 VHDL 1987輸入輸出 10-7
10.2 TEXTIO包裝 10-10
10.3 在VHDL中的測試模組 10-22
10.4 聲明(ASSERT)陳述式 10-29
10.5 一測試模組的樣版 10-30
10.6 總結 10-33
練習 10-34
第十一章 程式化策略 11-1
11.1 術語和目錄結構 11-2
11.2 模擬策略 11-4
11.2.1 VHDL程式之分析 11-4
11.2.2 VHDL程式之詳細敘述 11-8
11.2.3 VHDL程式的起始 11-9
11.2.4 VHDL程式的模擬 11-9
11.3 合成策略 11-14
11.3.1 分析 11-15
11.3.2 合成一個設計 11-15
11.3.3 投影一設計 11-15
11.3.4 佈局和繞線 11-17
11.3.5 位元產生 11-18
11.3.6 程式化 11-18
11.4 總結 11-18
第十二章 全同元件、資料型態和運算子 12-1
12.1 全同元件(identifiers) 12-1
12.2 物件資料 12-2
12.3 資料型態 12-4
12.3.1 標準資料型態 12-4
12.3.2 計算型態 12-5
12.3.3 陣列型態 12-6
12.3.4 實體型態 12-7
12.4 運算子 12-10
12.5 總 結 12-13
附錄A 合成暗示:初學者指南 A-1
A.1 一些有用的暗示和觀察 A-1
A.1.1 起始化 A-1
A.1.2 推導儲存器 A-2
A.1.3 優良化 A-3
A.1.4 雜項 A-4
A.1.5 和合成前功能模擬的一致性 A-5
A.2 模型管理和課程計畫的建議 A-7
附錄B VHDL1987和VHDL1993之比較 B-1
附錄C Active-HDL使用教材 C-1
C.1 使用Active VHDL C-1
步驟一:建立一計畫 C-2
步驟二:建構一個VHDL模型 C-3
步驟三:編輯一設計 C-4
步驟四:模擬一設計 C-5
C.2 雜項功能 C-10
C.3 總結 C-11
附錄D Xilinx Foundation Express教材 D-1
D-1 教材 D-1
步驟一:建立一計畫 D-2
步驟二:建構一VHLD模型 D-4
步驟三:合成一VHDL模型 D-7
步驟四:合成後設計之模擬 D-10
步驟五:設計實現 D-16
步驟六:檢驗一設計 D-18
D-2 總結 D-20
附錄E Synopsys FPGA Express教材 E-1
E.1 使用FPGA Express E-2
步驟一:建立一計畫 E-3
步驟二:加入程式檔 E-3
步驟三:建立一設計實現 E-5
步驟四:觀看電路圖 E-7
步驟五:雜項 E-9
E.2 總結 E-9
附錄F 標準VHDL包裝 F-1
F.1 STANDARD包裝 F-1
F.2 TEXTIO包裝 F-5
F.3 標準邏輯包裝 F-8
F.4 其他有用的包裝 F-16
索引 I-1
參考文獻 R-1
xxvi