低功耗片上網絡 Low Power Networks-On-Chip

Cristina Silvano
1987年於意大利米蘭理工大學獲得電子工程碩士學位，1999年於意大利佈雷西亞大學獲得計算機工程博士學位。
1987-1996年，任意大利普雷尼亞納Groupe Bull公司研發實驗室的高級工程師。
2000-2002年，任米蘭大學計算機科學系助理教授，
現為米蘭大學生物工程與電子信息計算機工程專業的副教授，
出版了一本國際科學著作，並在國際期刊和會議上發表了70多篇論文，同時還擁有多項國際專利。
她的主要研究領域是數字系統計算機架構和計算機輔助設計，
主要集中在多處理器系統芯片的設計空間探索和低功耗設計技術。
她參與了多項國家和國際研究項目，其中一些是與意法半導體公司進行合作，還是FP7-2PARMA-248716項目的歐洲協調員，
該項目為關於“多核架構的並行擴展和運行時管理技術”（2010年1月一2012年12月）；
她也是“關於嵌入式多媒體應用多處理器SoC架構的多目標設計空間探索”
（2008年1月-2010年6月）正在進行的FP7-MULTICUBE-216693項目的歐洲協調員。

第一部分底層設計技術
第1章基於高效片上互連技術的混合電路/包交換網絡
1.1 片上網絡的過去、現在和未來
1.1.1 片上網絡的發展現狀
1.1.2 未來面對的問題及挑戰
1.2 混合包/電路交換片上網絡的提出
1.2.1 具有包交換仲裁機制的NoC電路交換數據
1.2.2 電路/包交換網絡仲裁的電路創新
1.2.3 數據傳輸電路的創新
1.3 在45nm工藝下片上網絡的測試與權衡
1.4 小結
參考文獻
第2章低功耗片上網絡的運行時門控電源技術
2.1 引言
2.2 片上虛通道路由器
2.2.1 目標路由器體系結構
2.2.2 目標路由器結構的功耗分析
2.3 低功耗技術的前期工作
2.3.1 電壓和頻率調節技術
2.3.2 門控電源技術
2.4 細粒度門控電源路由器
2.4.1 電源域劃分
2.4.2 電源域實現
2.4.3 喚醒時延估計
2.5 喚醒控制的方法
2.5.1 喚醒時延的影響
2.5.2 前瞻性方法
2.5.3 持續運行的前瞻性方法
2.5.4 帶有活動緩衝器窗口的前瞻性方法
2.6 實驗評估
2.6.1 模擬環境
2.6.2 性能影響
2.6.3 洩漏功耗的降低
2.7 小結
參考文獻
第3章高能效片上網絡鏈路的自適應電壓控制
3.1 引言（概述）
3.2 提高片上鍊路能效的方法
3.2.1 能效指標
3.2.2 數據鏈路層技術
3.2.3 物理層技術
3.2.4 其他方法
3.3 超前——基於過渡轉換感知鏈路的電壓控制
3.3.1 超前變送器設計
3.3.2 HI/LO電壓選擇
3.3.3 性能評估
3.3.4 局限性
參考文獻
第4章片上網絡異步通信
4.1 引言
4.1.1 可變性
4.1.2 功耗
4.1.3 本章結構
4.2 在片上網絡時代之前的異步通信發展史
4.3 基於令牌觀的通信
4.4 異步信令傳輸基礎
4.4.1 信令技術
4.4.2 握手協議
4.4.3 通道類型
4.5 延遲不敏感數據傳輸
4.5.1 雙軌
4.5.21 /N和M/N編碼
4.5.3 單轉換編碼
4.6 延遲敏感通信
4.6.1 捆綁式數據編碼
4.6.2 單軌信令
4.6.3 基於脈衝的信令
4.7 SEU彈性編碼
4.7.1 相位編碼
4.7.2 數據參考碼
4.7.3 編碼小結
4.8 流水線技術
4.8.1 配對握手
4.8.2 串行與並行鏈路
4.9 片上網絡
4.10 同步器
4.11 路由器
4.12 CAD問題
4.12.1 邏輯綜合
4.12.2 語法驅動設計
4.12.3 採用Petrify綜合的舉例
4.13 小結
參考文獻
第二部分系統級設計技術
第5章低功耗片上網絡設計中面向應用的路由算法
5.1 引言
5.2 路由算法和功耗的背景
5.2.1 路由算法的分類
5.2.2 蟲洞交換和死鎖
5.2.3 路由算法的基本要素
5.2.4 路由邏輯和硬件影響
5.2.5 NoC中區域的概念
5.2.6 網絡能量和路由算法
5.2.7 常見性能指標
5.3 術語和定義
5.3.1 基本定義
5.3.2 通道依賴圖和無死鎖
5.3.3 面向應用的通道依賴圖
5.3.4 自適應路由
5.4 APSRA設計方法
5.4.1 APSRA舉例
5.4.2 主要算法
5.4.3 自適應最小損耗的阻斷沿
5.4.4 路由表
5.5 APSRA的性能評估
5.5.1 流量情況
5.5.2 自適應性分析
5.5.3 模擬評估
5.6 成本、功耗和能耗分析
5.6.1 常用的路由器結構
5.6.2 面積和功耗
5.6.3 能耗
5.7 小結
參考文獻
第6章低功耗片上網絡的自適應數據壓縮
6.1 引言
6.2 相關工作
6.3 片上網絡上的數據壓縮
6.3.1 片上網絡體系結構
6.3.2 壓縮支持
6.3.3 表組織
6.4 優化壓縮
6.4.1 共享表結構
6.4.2 共享表一致性管理
6.4.3 提高壓縮效率
6.5 方法
6.6 實驗結果
6.6.1 可壓縮性和數值的分析模型
6.6.2 功耗的影響
6.6.3 數據包延遲的影響
6.6.4 壓縮錶面積分析
6.6.5 寬/長的-通道網絡的比較
6.7 小結
參考文獻
第7章4G SoC延遲約束、功率優化的NoC設計：案例研究
7.1 引言
7.2 相關工作
7.3 目標應用程序
7.4 NoC設計與優化
7.4.1 成本優化映射
7.4.2 設置鏈路容量
7.5 實驗結果
7.5.1 目標路由器的體系架構
7.5.2 綜合結果
7.6 小結參考文獻
第三部分
第8章      低功耗2D和3D SoC的片上網絡的設計與分析
第9章      CMOS納米光子學技術、系統影響和多芯片處理器（CMP）的案例研究
第10章   未來片上網絡的RF互連
編者介紹