Xilinx FPGA 權威設計指南:基於 Vivado 2018 集成開發環境 Xilinx FPGA权威设计指南:基于Vivado 2018集成开发环境

何賓

  • 出版商: 電子工業出版社
  • 出版日期: 2018-10-01
  • 售價: $774
  • 貴賓價: 9.5$735
  • 語言: 簡體中文
  • 頁數: 548
  • 裝訂: 平裝
  • ISBN: 712134937X
  • ISBN-13: 9787121349379

立即出貨

買這商品的人也買了...

商品描述

本書系統地介紹了Xilinx新一代集成開發環境Vivado 2018的設計方法、設計流程和具體實現。全書共11章,內容包括Xilinx新一代UltraScale結構、Vivado集成設計環境導論、Vivado工程模式基本設計實現、Vivado非工程模式基本設計實現、創建和封裝用戶IP核流程、Vivado高級約束原理及實現、Vivado調試工具原理及實現、Vivado部分可重配置原理及實現、Vivado HLS原理詳解、Vivado HLS實現過程詳解、HDMI顯示屏驅動原理和實現。 本書參考了Xilinx新一代的Vivado 2018設計套件設計資料,理論與應用並重,將Xilinx新一代的設計理論貫穿在具體的設計實現中。

目錄大綱

第章Xilinx新一代UltraScale結構1 
1.1 UltraScale結構特點1 
1.2可配置邏輯塊2 
1.2.1可配置邏輯塊的特點2 
1.2.2多路復用器6 
1.2.3進位邏輯9 
1.2.4存儲元素13 
1.2.5分佈式RAM 16 
1.2.6只讀存儲器(ROM) 18 
1.2.7移位寄存器21 
1.3時鐘資源和時鐘管理模塊23 
1.3.1時鐘資源25 
1.3.2時鐘管理模塊28 
1.4塊存儲器資源29 
1.5專用的DSP模塊33 
1.6 SelectIO資源36 
1.7高速串行收發器41 
1.8 PCI-E模塊43 
1.9 Interlaken集成塊43 
1.10 Ethernet模塊43 
1.11系統監控器模塊44 
1.12配置模塊44 
1.13互聯資源45 
第章Vivado集成設計環境導論46 
2.1 Vivado系統級設計流程46 
2.2 Vivado功能和特性48 
2.3 Vivado中電路結構的網表描述49
2.4 Vivado中工程數據的目錄結構50 
2.5 Vivado中Journal文件和Log文件功能50 
2.5.1 Journal文件(Vivado.jou) 50 
2.5.2 Log文件(Vivado.log) 51 
2.6 Vivado兩種設計流程模式52 
2.6 .1工程模式和非工程模式不同點比較53 
2.6.2工程模式和非工程模式命令的不同53 
2.7 Vivado中的XDC文件55 
2.7.1 XDC的特性55 
2.7.2 XDC與UCF比較55 
2.7.3約束文件的使用方法56 
2.7.4約束順序56 
2.7.5 XDC約束命令58 
2.8 Vivado集成設計環境的啟動方法59 
2.9 Vivado集成設計環境主界面60 
2.10 Vivado設計主界面及功能63 
2.10.1流程處理主界面及功能63 
2.10.2工程管理器主界面及功能64 
2.10.3工作區窗口66 
2.10.4設計運行窗口67 
2.11 Vivado支持的屬性68 
第章Vivado工程模式基本設計實現76 
3.1創建新的設計工程76 
3.2創建並添加一個新的設計文件80 
3.3 RTL詳細描述和分析85
3.3.1詳細描述的實現85 
3.3.2生成HDL例化模板87 
3.4設計綜合和分析89 
3.4.1綜合過程的關鍵問題89 
3.4.2設計綜合選項89 
3.4.3執行設計綜合92 
3.4.4綜合報告的查看96 
3.5設計行為級仿真97 
3.6創建實現約束102 
3.6.1實現約束的原理102 
3.6.2 I/O規劃器功能103 
3.6.3添加引腳約束104 
3.6.4添加簡單的時鐘約束109 
3.7設計實現和分析111 
3.7.1設計實現原理112 
3.7.2設計實現選項112 
3.7.3設計實現及分析117 
3.7.4靜態時序分析123 
3.8設計時序仿真126 
3.9生成編程文件127 
3.9.1配置器件屬性127 
3.9.2生成可編程文件128 
3.9.3生成可編程文件選項128 
3.10下載比特流文件到FPGA 130 
3.11生成並燒寫PROM文件132 
第章Vivado非工程模式基本設計實現136 
4.1非工程模式基本命令和功能136 
4.1.1非工程模式基本命令列表136
4.1.2典型Tcl腳本的使用137 
4.2 Vivado集成開發環境分析設計138 
4.2.1啟動Vivado集成開發環境138 
4.2.2打開設計檢查點的方法139 
4.3修改設計路徑139 
4.4設置設計輸出路徑140 
4.5讀取設計文件140 
4.6運行設計綜合141 
4.7運行設計佈局142 
4.8運行設計佈線144 
4.9生成比特流文件145 
4.10下載比特流文件145 
第章創建和封裝用戶IP核流程148 
5.1 Vivado定制IP流程148 
5.2創建並封裝包含源文件的IP 149 
5.2.1創建新的用於創建IP的工程149 
5.2.2設置定制IP的庫名和目錄150 
5.2.3封裝定制IP的實現151 
5.3調用並驗證包含源文件的IP設計155 
5.3.1創建新的用於調用IP的工程156 
5.3.2設置包含調用IP的路徑156 
5.3.3創建基於IP的系統158 
5.3.4系統行為級仿真162 
5.3.5系統設計綜合165 
5.3.6系統實現和驗證166 
5.4創建並封裝不包含源文件的IP 166 
5.4.1創建網表文件166
5.4.2創建新的設計工程167 
5.4.3設置定制IP的庫名和目錄168 
5.4.4封裝定制IP的實現168 
5.5調用並驗證不包含源文件的IP設計169 
5.5.1創建新的用於調用IP的工程169 
5.5.2設置包含調用IP的路徑170 
5.5.3創建基於IP的系統170 
5.5.4系統設計綜合171 
第章Vivado高級約束原理及實現173 
6.1時序檢查概念173 
6.1.1基本術語173 
6.1.2時序路徑173 
6.1.3建立和保持鬆弛175 
6.1.4建立和保持檢查176 
6.1.5恢復和去除檢查179 
6.2時序約束概念180 
6.2.1時鐘定義180 
6.2.2時鐘組186 
6.2.3 I/O延遲約束189 
6.2.4時序例外192 
6.3生成時序報告205 
6.4添加時序約束212 
6.4.1時序約束策略1 212 
6.4.2時序約束策略2 214 
6.5物理約束原理219 
6.5.1網表約束219 
6.5.2佈局約束220 
6.5.3佈線約束221 
6.6佈局約束實現223
6.6.1修改綜合屬性224 
6.6.2佈局約束方法224 
6.7佈線約束實現227 
6.7.1手工佈線227 
6.7.2進入分配佈線模式228 
6.7.3分配佈線節點230 
6.7.4取消分配佈線節點230 
6.7. 5完成並退出分配佈線模式230 
6.7.6鎖定LUT負載上的單元輸入231 
6.7.7分支佈線231 
6.7.8直接約束佈線233 
6.8修改邏輯實現233 
6.9配置約束原理235 
6.10增量編譯235 
6.10.1增量編譯流程235 
6.10.2運行增量佈局和佈線236 
6.10.3使用增量編譯238 
6.10.4增量編譯高級分析240 
第章Vivado調試工具原理及實現241 
7.1設計調試原理和方法241 
7.2創建新的設計242 
7.2.1創建新的FIFO調試工程242 
7.2.2添加FIFO IP到設計中243 
7.2.3添加頂層設計文件246 
7.2.4使用HDL例化添加FIFO到設計中247 
7.2.5添加約束文件251 
7.3網表插入調試探測流程方法及實現253
7.3.1網表插入調試探測流程的方法253 
7.3.2網表插入調試探測流程的實現255 
7.4使用添加HDL屬性調試探測流程261 
7.5使用HDL例化調試核調試探測流程262 
7.6 VIO原理及應用267 
7.6.1設計原理267 
7.6.2添加VIO核268 
7.6.3生成比特流文件271 
7.6.4下載並調試設計272 
第章Vivado部分可重配置原理及實現274 
8.1可重配置導論274 
8.1.1可重配置的概念274 
8.1.2可重配置的應用275 
8.1.3可重配置的特點278 
8.1.4可重配置術語解釋280 
8.1.5可重配置的要求282 
8.1.6可重配置的標準283 
8.1.7可重配置的流程285 
8.2基於工程的部分可重配置實現285 
8.2.1設計原理285 
8.2.2建立可重配置工程289 
8.2.3創建新的分區定義291 
8.2.4添加新的可重配置模塊292 
8.2.5設置不同的配置選項294 
8.2.6定義分區的佈局298 
8.2.7執行DRC 301 
8.2.8實現第一個運行配置並生成比特流文件302
8.2.9實現第二個運行配置並生成比特流文件304 
8.2.10實現第三個運行配置並生成比特流文件304 
8.2.11實現第四個運行配置並生成比特流文件305 
8.2.12下載不同運行配置的部分比特流305 
8.3基於非工程的部分可重配置實現307 
8.3.1查看腳本307 
8.3.2綜合設計309 
8.3.3實現第一個配置310 
8.3.4實現第二個配置315 
8.3. 5驗證配置317 
8.3.6生成比特流317 
8.3.7部分重配置FPGA 318 
8.4部分重配置控制器PRC的原理及應用320 
8.4.1部分重配置控制器原理