數字集成電路設計

李嬌，張金藝，任春明，孫學成

數字集成電路設計 預覽內頁
  • 出版商: 清華大學
  • 出版日期: 2024-03-01
  • 定價: $414
  • 售價: 8.5 折 $352
  • 語言: 簡體中文
  • ISBN: 7302655456
  • ISBN-13: 9787302655459
  • 相關分類: Verilog

    • 立即出貨

  • 數字集成電路設計-preview-1
  • 數字集成電路設計-preview-2
  • 數字集成電路設計-preview-3
數字集成電路設計-preview-1

買這商品的人也買了...

中文年末書展｜繁簡參展書2書75折 詳見活動內容 »

相關主題

商品描述

本書適宜做為電子工程類專業讀者的集成電路設計方面的教材，其建設目標是：期望讀者通過對本教材的學習，使讀者對數字系統集成電路設計所需基本知識有一個較全面的瞭解和掌握；同時，根據對應專業的特點，使讀者對集成電路可測試性設計有關知識和當今較先進的集成電路設計方法、及Verilog HDL在集成電路設計全過程的運用也有所瞭解。 為此，本教材內容將涵蓋設計方法學、生產工藝、EDA軟件工具、相關微電子學基礎知識、集成電路設計步驟、Verilog HDL硬件描述語言、集成電路測試方法、可測試性設計和SoC設計等集成電路設計方面的關鍵知識點

目錄大綱

 

目錄

 

 

第1章集成電路設計進展

 

1.1引言

 

1.1.1集成電路的發展簡史

 

1.1.2集成電路製造工藝的發展

 

1.1.3集成電路產業結構經歷的變革

 

1.1.4集成電路與電子信息技術

 

1.2集成電路設計需具備的關鍵條件及分類方式

 

1.2.1集成電路設計需具備的4個關鍵條件

 

1.2.2集成電路的分類方式

 

1.3集成電路設計方法與EDA工具發展趨勢

 

1.3.1集成電路設計方法的演變

 

1.3.2常用的集成電路設計方法

 

1.3.3集成電路EDA工具的發展趨勢

 

習題

 

參考文獻

 

第2章集成電路製造工藝

 

2.1集成電路製造工藝與製造流程介紹

 

2.1.1集成電路製造工藝介紹

 

2.1.2CMOS工藝簡介

 

2.1.3以矽工藝為基礎的集成電路生產製造流程

 

2.2CMOS電路版圖

 

2.2.1CMOS邏輯電路

 

2.2.2CMOS版圖設計（基於CMOS反相器）

 

2.3系統中各種延遲特性分析

 

2.3.1延遲特性簡介

 

2.3.2CMOS反相器的門延遲

 

2.3.3其他延遲

 

2.4集成電路製造工藝的新技術與新發展

 

參考文獻

 

第3章數字集成電路設計描述與模擬

 

3.1數字集成電路的設計描述

 

3.1.1數字集成電路的層次化設計及描述域

 

3.1.2集成電路設計的描述方式

 

3.2集成電路邏輯模擬與時序分析

 

3.2.1集成電路設計驗證

 

3.2.2集成電路設計驗證中的邏輯模擬

 

3.2.3集成電路設計中的時序分析

 

3.2.4邏輯模擬與時序分析不足

 

3.3模擬建模與模擬流程

 

3.3.1數字系統模擬模型的建立

 

3.3.2數字系統模擬流程 

 

3.4常用集成電路邏輯模擬工具介紹

 

3.4.1ModelSim工具

 

3.4.2VCS工具

 

3.4.3Quartus Ⅱ工具

 

3.4.4Cadence公司邏輯模擬工具

 

3.4.5Prime Time工具

 

3.5系統驗證

 

3.5.1驗證方法學和驗證語言

 

3.5.2UVM簡介

 

3.5.3基於System Verilog的UVM類庫

 

3.5.4UVM舉例

 

習題

 

參考文獻

 

第4章數字集成電路設計綜合

 

4.1設計綜合概述

 

4.1.1設計綜合發展及分類

 

4.1.2集成電路高層次綜合簡述

 

4.1.3集成電路版圖綜合簡述

 

4.2集成電路邏輯綜合

 

4.2.1概述

 

4.2.2HDL編碼風格與邏輯綜合

 

4.2.3設計約束的施加

 

4.2.4設計約束的估算

 

4.2.5高級時鐘約束

 

4.3DC工具使用流程

 

4.3.1DC圖形模式使用

 

4.3.2DC命令模式使用

 

習題

 

 

參考文獻

 

第5章集成電路測試與可測試性設計

 

5.1集成電路測試技術概述

 

5.1.1集成電路測試原理

 

5.1.2集成電路測試的分類

 

5.1.3自動測試設備介紹

 

5.2數字集成電路中的故障模型

 

5.2.1缺陷、失效和故障的概念與區別

 

5.2.2常用的幾種故障模型

 

5.2.3故障的壓縮和故障冗餘

 

5.3邏輯模擬和故障模擬

 

5.3.1邏輯模擬算法

 

5.3.2故障模擬算法

 

5.4組合電路測試生成

 

5.4.1代數法

 

5.4.2路徑敏化法

 

5.4.3D算法

 

5.4.4組合電路測試生成算法總結

 

5.5可測試性設計

 

5.5.1專用可測試性設計技術

 

5.5.2掃描路徑法

 

5.5.3邊界掃描法

 

5.5.4內建自測試法

 

5.6SoC測試技術

 

5.6.1基於核的SoC測試的基本問題

 

5.6.2SoC測試結構

 

5.6.3IEEE P1500標準

 

5.6.4SoC的測試策略

 

5.7納米技術時代測試技術展望

 

習題

 

 

參考文獻

 

第6章Verilog HDL數字系統設計

 

6.1Verilog HDL入門知識

 

6.1.1Verilog HDL概述

 

6.1.2Verilog HDL設計方法

 

6.1.3Verilog HDL中的模塊

 

6.1.4Verilog HDL中對所用詞的約定法則

 

6.1.5數、數據類型與變量

 

6.1.6運算表達式中的運算符與操作數

 

6.2Verilog HDL行為描述與建模

 

6.2.1行為建模的基本程序架構

 

6.2.2塊結構

 

6.2.3塊結構中的常用程序語句

 

6.2.4賦值語句

 

6.2.5塊結構中的時間控制

 

6.2.6行為描述與建模中的任務和函數

 

6.3Verilog HDL結構描述與建模

 

 

6.3.1結構建模的基本程序架構

 

6.3.2層次化設計中的結構描述與建模

 

6.3.3基於Verilog HDL內置基本邏輯門的結構描述與建模

 

6.4Verilog HDL模擬模塊與模塊模擬

 

6.4.1Verilog HDL模擬模塊構建

 

6.4.2Verilog HDL系統任務和系統函數

 

習題

 

參考文獻

 

第7章系統集成電路SoC設計

 

7.1系統集成電路SoC設計簡介

 

7.1.1集成電路設計方法的演變

 

7.1.2SoC概述

 

7.1.3SoC設計面臨的新挑戰

 

7.1.4SoC設計對IP的挑戰

 

7.1.5SoC設計的標準化

 

7.2SoC的關鍵技術

 

7.2.1IP核復用設計

 

7.2.2軟/硬件協同設計

 

7.2.3互連效應

 

7.2.4物理綜合

 

7.2.5低功耗設計

 

7.3SoC設計思想與設計流程

 

7.3.1SoC設計思想

 

7.3.2SoC設計流程

 

7.3.3基於復用平臺的SoC設計

 

7.4IP核技術與IP核設計標準化

 

7.4.1IP核技術的進展

 

7.4.2IP核設計流程

 

7.4.3IP核的設計驗證

 

7.4.4IP核的復用技術

 

7.5片上總線

 

7.5.1源於傳統微機總線的片上總線

 

7.5.2片上總線的接口標準

 

7.5.3片上總線的層次化結構

 

7.5.4AMBA總線

 

7.5.5Avalon總線

 

7.5.6OCP總線

 

7.5.7主從式Wishbone總線

 

7.5.8CoreConnect總線

 

習題

 

參考文獻

 

附錄A第6章習題技術要求與模擬要求參考

 

附錄B英語縮略語

 

 

 

類似商品

最後瀏覽商品 (4)