Digital Logic Design Using Verilog: Coding and RTL Synthesis 2nd ed. 2022 Edition
暫譯: 使用 Verilog 的數位邏輯設計：程式編寫與 RTL 合成（第二版，2022 年版）

Taraate, Vaibbhav

Digital Logic Design Using Verilog: Coding and RTL Synthesis 2nd ed. 2022 Edition

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商品描述

Introduction.- Combinational Logic Design (Part I).- Combinational Logic Design (Part II).- Combinational Design Guidelines.- Sequential Logic Design.- Sequential Design Guidelines.- Complex Designs using Verilog RTL.- Finite State Machines.- Simulation Concepts and PLD Based Designs.- RTL Synthesis.- Static Timing Analysis (STA).- Constraining Design.- Multiple Clock Domain Designs.- Low Power Design.- RTL Design for SOCs.

商品描述(中文翻譯)

引言 - 組合邏輯設計（第一部分） - 組合邏輯設計（第二部分） - 組合設計指導原則 - 序列邏輯設計 - 序列設計指導原則 - 使用 Verilog RTL 的複雜設計 - 有限狀態機 - 模擬概念與基於 PLD 的設計 - RTL 合成 - 靜態時序分析（STA） - 設計約束 - 多時鐘域設計 - 低功耗設計 - SOC 的 RTL 設計。

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