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商品描述
本書以Xilinx公司的Vivado FPGA設計套件為軟件平臺，以依元素科技有限公司的EGO1 Aritix-7實驗板卡為硬件平臺，將硬件描述語言Verilog HDL與FPGA設計實例相結合，系統介紹了利用Vivado和Verilog HDL進行數字電路設計和FPGA開發的方法與流程。 本書主要內容包括硬件開發平臺介紹、Vivado軟件平臺介紹、FPGA設計實例、組合邏輯電路設計實例、時序邏輯電路設計實例、數字邏輯設計和接口實例及數字邏輯綜合實驗。本書將Verilog HDL的語法講解融入大量的FPGA設計實例中，內容由淺入深、循序漸進、系統全面，易於讀者掌握Verilog HDL和FPGA設計方法。
目錄大綱
第1章 硬件開發平臺介紹
1.1 XilinxFPGA器件
1.1.1 Xilinx公司簡介
1.1.2 Xilinx的FPGA器件系列
1.2 EGO1實驗板卡
1.2.1 EGO1實驗板卡概述
1.2.2 板卡使用註意事項
1.2.3 EGO1實驗板卡用戶手冊
1.3 EGO1實驗板卡測試流程
1.4 EGO1實驗板卡的引腳約束
第2章 Vivado軟件平臺介紹
2.1 Vivado設計套件
2.1.1 Vivado軟件安裝流程
2.1.2 IP封裝器、IP集成器和可擴展IP目錄
2.1.3 標準化XDC約束文件
2.1.4 工程命令語言
2.1.5 Vivado設計套件的啟動方法
2.1.6 Vivado設計套件的界面
2.2 FPGA設計流程
2.2.1 Vivado套件的設計流程
2.2.2 設計綜合流程
2.2.3 設計實現流程
2.3 硬件描述語言
2.3.1 VHDL簡介
2.3.2 Verilog HDL簡介
第3章 FPGA設計實例
3.17 4系列IP封裝設計實例
3.1.1 IP核分類
3.1.2 IP封裝實驗流程
3.2 基於原理圖的設計實例——全加器
3.2.1 全加器實驗原理
3.2.2 實驗步驟
3.3 基於VerilogHDL的設計實例——流水燈
3.3.1 設計要求
3.3.2 操作步驟
第4章 組合邏輯電路設計實例
4.1 邏輯門電路
4.1.1 基本及常用的邏輯門
4.1.2 與非門電路的簡單應用
4.2 多路選擇器
4.2.1 2選1多路選擇器
4.2.2 4選1多路選擇器
4.2.3 4位2選1多路選擇器
4.2.4 74LS253的IP核設計及應用
4.2.5 74LS151的IP核設計
4.3 數值比較器
4.3.1 4位二進制數值比較器
4.3.2 74LS85的IP核設計及應用
4.3.3 利用數據選擇器74LS設計2位比較器
4.4 譯碼器
4.4.1 3-8線譯碼器
4.4.2 74LS138的IP核設計及應用
4.4.3 顯示譯碼器
4.5 編碼器
4.5.1 二進制普通編碼器
4.5.2 二進制優先編碼器
4.5.3 中規模集成8-3線優先
4.6 編碼轉換器
4.6.1 二進制-BCD碼轉換器
4.6.2 格雷碼轉換器
4.7 加法器
4.7.1 半加器
4.7.2 全加器
4.7.3 4位全加器
4.8 減法器
4.8.1 半減器
4.8.2 全減器
4.9 乘法器
4.10 除法器
第5章 時序邏輯電路設計實例
5.1 鎖存器和觸發器
5.1.1 鎖存器
5.1.2 觸發器
5.1.3 74LS74的IP核設計及應用
5.2 寄存器
5.2.1 基本寄存器
5.2.2 移位寄存器
5.2.3 74LS194的IP核設計及應用
5.3 計數器
5.3.1 二進制計數器
5.3.2 N進制計數器
5.3.3 任意波形的實現
5.3.4 74LS161的IP核設計及應用
5.4 脈沖寬度調制
5.5 時序邏輯電路綜合設計
第6章 數字邏輯設計和接口實例
6.1 有限狀態機
6.1.1 Moore狀態機和Mealy狀態機
6.1.2 有限狀態機設計例程
6.2 公約數
6.2.1 GCD算法
6.2.2 改進的GCD算法
6.3 整數平方根
6.3.1 整數平方根算法
6.3.2 改進的整數平方根算法
6.4 存儲器
6.4.1 只讀存儲器
6.4.2 分佈式的存儲器
6.5 VGA控制器
6.5.1 VGA的時序
6.5.2 VGA控制器實例
6.6 鍵盤和鼠標接口
6.6.1 鍵盤
6.6.2 鼠標
第7章 數字邏輯綜合實驗
7.1 數字鐘
7.2 數字頻率計
7.3 7段數碼管滾動顯示號碼
7.4 電梯控制器
參考文獻
