Intel Quartus Prime 數字系統設計權威指南 ：從數字邏輯、Verilog HDL 到復雜數字系統的實現

何賓

著名的嵌入式技術和EDA技術專家，長期從事電子信息技術方面的教學和科研工作，
與全球多家知名的半導體廠商和EDA工具廠商大學計劃保持緊密合作。
目前已經出版電子信息技術方面的著作近70部，內容涵蓋電路模擬、電路設計、
可編程邏輯器件、數字信號處理、單片機、嵌入式系統、片上可編程系統等。
典型的代表作有《模擬電子系統設計指南（基礎篇）：從半導體、分立元件到TI集成電路的分析與實現》、
《模擬電子系統設計指南（實踐篇）：從半導體、分立元件到TI集成電路的分析與實現》、
《Xilinx Zynq-7000嵌入式系統設計與實現-基於ARM Cortex-A9雙核處理器和Vivado的設計方法（第2版）》、
《Altium Designer17一體化設計標準教程-從模擬原理和PCB設計到單片機系統》、《STC8系列單片機開髮指南：
面向處理器、程序設計和操作系統的分析與應用》、
《Xilinx FPGA數字信號處理系統設計指南-基於HDL、Simulink和HLS的實現》等。

目錄
第1章數字邏輯基礎
1．1數字邏輯的發展史
1．2SPICE模擬工具基礎
1．2．1SPICE的分析功能
1．2．2SPICE的分析流程
1．3開關係統
1．3．10和1的概念
1．3．2開關係統的優勢
1．3．3晶體管作為開關
1．3．4半導體物理器件
1．3．5半導體邏輯電路
1．3．6邏輯電路符號
1．4半導體數字集成電路
1． 4．1集成電路的發展
1．4．2集成電路構成
1．4．3集成電路的版圖
1．5基本的邏輯門及其特性
1．5．1基本的邏輯門
1．5．2基本的邏輯門集成電路
1．5．3邏輯門電路的傳輸特性
1．5．4不同邏輯門之間的連接
1．6邏輯代數理論
1．6．1邏輯代數中的運算關係
1．6．2邏輯函數表達式
1．7邏輯表達式的化簡
1．7．1使用運算律化簡邏輯表達式
1．7．2使用卡諾圖化簡邏輯表達式
1．7．3不完全指定邏輯功能的化簡
1．7．4輸入變量的卡諾圖表示
1．8毛刺的產生及消除
1．9數字碼製的表示和轉換
1．9．1數字碼製表示
1．9．2數字碼製之間的轉換

第2章數字邏輯電路
2．1組合邏輯電路
2．1．1編碼器
2．1．2譯碼器
2．1．3碼轉換器
2．1．4多路選擇器
2．1．5數字比較器
2．1．6加法器
2．1．7減法器
2．1．8加法器/減法器
2．1．9乘法器
2．2時序邏輯電路
2．2．1時序邏輯電路的類型
2 ．2．2時序邏輯電路的特點
2．2．3基本SR鎖存器
2．2．4同步SR鎖存器
2．2．5D鎖存器
2．2．6D觸發器
2．2．7其他觸發器
2．2．8普通寄存器
2．2．9移位寄存器
2．3存儲器
2．3．1存儲器的分類
2．3．2存儲器的工作原理
2．3．3易失性存儲器
2．3 ．4非易失性存儲器
2．4有限自動狀態機
2．4．1有限自動狀態機原理
2．4．2狀態圖的表示及實現
2．4．3三位計數器設計與實現

第3章可編程邏輯器件原理
3．1可編程邏輯器件的發展歷史
3．2可編程邏輯器件的典型工藝
3．3簡單可編程邏輯器件的結構
3．3．1PROM的內部結構
3．3．2PAL的內部結構
3．3．3PLA的內部結構
3．4複雜可編程邏輯器件的結構
3．4．1邏輯陣列塊
3．4．2宏單元
3．4．3擴展器乘積項
3．4．4可編程互聯陣列
3．4．5I/O控制塊
3．5現場可編程門陣列的結構
3．5．1查找表結構原理
3．5．2MAX 10系列的器件的特性
3． 5．3邏輯陣列模塊
3．5．4嵌入式存儲器
3．5．5嵌入式乘法器
3．5．6時鐘和相位鎖相環
3．5．7通用I/O
3．5．8高速LVDS I/O
3．5．9外部存儲器接口
3．5．10模數轉換器
3．5．11配置方案
3．5．12用戶閃存
3．5．13電源管理

第4章Quartus Prime Standard集成開發環境的原理圖設計流程
4．1Quartus Prime Standard集成開發環境的概述
4．2Quartus Prime Standard集成開發環境的下載和安裝
4．3獲取Quartus Prime Standard集成開發環境的許可文件
4．4設計原理
4．5建立新的設計工程
4．6添加原理圖設計文件
4．7添加引腳約束文件
4．8生成編程文件並下載設計

第5章Quartus Prime集成開發環境的HDL設計流程
5．1Quartus Prime集成開發環境的設計流程
5．2設計原理
5．3建立新的設計工程
5．4創建Verilog HDL設計文件
5．5分析和綜合
5．5．1執行分析和綜合過程
5．5．2查看分析和綜合報告
5．5．3查看分析和綜合的網表結構
5．6行為模擬
5．6． 1使用波形文件生成測試向量
5．6．2使用Verilog HDL生成測試向量
5．7添加約束條件
5．8設計的適配
5．8．1啟動設計的適配過程
5．8．2查看適配後的報告
5．8．3查看適配後的網表結構
5．9時序分析
5．10設計的裝配
5．11設計的下載
5．12編程器件內的存儲器

第6章Verilog HDL規範
6．1Verilog HDL的發展
6．2Verilog HDL的程序結構
6．2．1模塊的聲明
6．2．2模塊中埠的定義
6．2．3邏輯功能的定義
6．3Verilog HDL的描述方式
6．3．1行為級描述
6．3．2數據流描述
6．3．3結構級描述
6．3．4開關級描述
6．4Verilog HDL的要素
6．4．1註釋
6．4．2間隔符
6．4．3標識符
6．4．4關鍵字
6．4．5系統任務和函數
6．4．6編譯器指令
6．4．7運算符
6．4．8數字
6．4．9字符串
6．4．10屬性
6．5Verilog HDL數據類型
6．5．1值的集合
6． 5．2網絡和變量
6．5．3向量
6．5．4強度
6．5．5隱含聲明
6．5．6網絡類型
6．5．7寄存器類型
6．5．8整型、實數型、時間型和實時時間型變量的聲明
6．5．9數組
6．5．10參數
6．5．11Verilog HDL中的名字空間
6．6Verilog HDL中的表達式
6．6．1操作符
6．6 ．2操作數
6．6．3延遲表達式
6．6．4表達式的位寬
6．6．5有符號表達式
6．6．6分配和截斷
6．7Verilog HDL中的分配
6．7． 1連續分配
6．7．2過程分配
6．8Verilog HDL的門級和開關級描述
6．8．1門和開關聲明
6．8．2邏輯門
6．8．3輸出門
6．8．4三態門
6．8．5MOS開關
6．8．6雙向傳輸開關
6．8．7CMOS開關
6．8．8pull門
6．9Verilog HDL用戶自定義原語
6．9．1UDP的定義
6．9．2組合邏輯電路的UDP
6．9．3電平觸發的時序UDP
6．9．4邊沿觸發的時序UDP
6．9．5邊沿和電平觸發的混合行為
6．10Verilog HDL行為級描述語句
6．10．1過程語句
6．10．2過程連續分配
6．10．3條件語句
6．10 ．4case語句
6．10．5循環語句
6．10．6過程時序控制
6．10．7語句塊
ⅩⅩ6．10．8結構化的過程
6．11Verilog HDL中的任務和函數
6．11．1任務和函數的區別
6．11．2定義和使能任務
6．11．3禁止命名的塊和任務
6．11．4函數的聲明與調用
6．12Verilog HDL層次化結構
6．12．1模塊和模塊例化
6．12．2覆蓋模塊參數值
6．12．3埠
6．12．4生成結構
6．12．5層次化的名字
6．12．6向上名字引用
6．12．7範圍規則
6．13Verilog HDL設計配置
6．13．1配置格式
6．13．2庫
6．13．3配置例子
6．14Verilog HDL指定塊
6．14．1路徑的聲明
6．14．2為路徑分配延遲
6．14．3混合模塊路徑延遲和分佈式延遲
6．14．4驅動佈線邏輯
6．14．5脈衝過濾行為的控制
6．15Verilog HDL時序檢查
6．15．1使用一個穩定窗口檢查時序
6．15．2時鐘和控制信號的時序檢查
6．15．3邊沿控制標識符
6．15．4提示符：用戶定義對時序衝突的響應
6．15．5使能帶有條件的時序檢查
6．15．6時序檢查中的矢量信號
6．15．7負時序檢查
6．16Verilog HDL SDF逆向註解
6．16． 1SDF註解器
6．16．2映射SDF結構到Verilog
6．16．3多個註解
6．16．4多個SDF文件
6．16．5脈衝限制註解
6．16．6SDF到Verilog延遲值映射
6． 17Verilog HDL系統任務和函數
6．17．1顯示任務
6．17．2文件I/O任務和函數
6．17．3時間標度任務
6．17．4模擬控制任務
6．17．5隨機分析任務
6．17．6模擬時間函數
6．17．7轉換函數
6．17．8概率分佈函數
6．17．9命令行輸入
6．17．10數學函數
6．18Verilog HDL的VCD文件
6．18．1Vivado創建四態VCD文件
6．18．2Verilog源創建四態VCD文件
6．18．3四態VCD文件格式
6．19Verilog HDL編譯器指令
6．19．1`celldefine和`endcelldefine
6．19．2`default_nettype
6．19．3`define和`undef
6．19 ．4`ifdef、`else、`elsif、`endif、`ifndef
6．19．5`include
6．19．6`resetall
6．19．7`line
6．19．8 `timescale
6．19．9` unconnected_drive和`nounconnected_drive
6．19．10`pragma
6．19．11`begin_keywords和`end_keyword
6．20Verilog HDL（IEEE 1364―2005）關鍵字列表

第7章基本數字邏輯單元的Verilog HDL描述
7．1組合邏輯電路的Verilog HDL描述
7．1．1邏輯門的Verilog HDL描述
7．1．2編碼器的Verilog HDL描述
7．1．3譯碼器的Verilog HDL描述
7．1．4多路選擇器的Verilog HDL描述
7．1．5數字比較器的Verilog HDL描述
7．1．6總線緩衝器的Verilog HDL描述
7．2數據運算操作的Verilog HDL描述
7．2．1加法操作的Verilog HDL描述
7．2．2減法操作的Verilog HDL描述
7．2．3乘法操作的Verilog HDL描述
7．2．4除法操作的Verilog HDL描述
7．2． 5算術邏輯單元的Verilog HDL描述
7．3時序邏輯電路的Verilog HDL描述
7．3．1觸發器和鎖存器的Verilog HDL描述
7．3．2計數器的Verilog HDL描述
7．3．3移位寄存器的Verilog HDL描述
7．3．4脈衝寬度調製的Verilog HDL描述
7．4存儲器的Verilog HDL描述
7．4．1ROM的Verilog HDL描述
7．4．2RAM的Verilog HDL描述
7．5有限自動狀態機的Verilog HDL描述
7．5．1FSM的設計原理
7．5．2FSM的應用-序列檢測器的實現
7．5．3FSM的應用-交通燈的實現
7．6算法狀態機的Verilog HDL描述
7．6．1算法狀態機的原理
7．6．2ASM到Verilog HDL的轉換

第8章複雜數字系統的設計與實現
8．1設計所用外設的原理
8．1．1LED的驅動原理
8．1．2開關的驅動原理
8 ．1．3按鍵的驅動原理
8．1．4七段數碼管的驅動原理
8．1．5VGA顯示器的原理
8．2系統中各個模塊的功能
8．3創建新的設計工程
8．4Verilog HDL複雜數字系統的設計流程
8．4．1創建分頻管驅動模塊1（divclk1．v）
8．4．2創建分頻時鐘模塊2（divclk2．v)
8．4．3創建分頻時鐘模塊3（ divclk3．v）
8．4．4創建呼吸流水燈模塊（pwm_led．v）
8．4．5創建七段數碼管驅動模塊（seg7display．v)
8．4．6創建VGA顯示驅動模塊
8．4． 7創建頂層模塊（top．v）
8．5添加引腳約束條件
8．6設計的處理與下載

第9章處理器核的原理、設計與進階
9．1簡單處理器核的設計原理
9． 2簡單處理器核的設計與實現
9．2．1處理器核的設計
9．2．2處理器核的行為級模擬
9．2．3為處理器核添加引腳約束條件
9．2．4簡單處理器核設計的處理與驗證
9．3由簡單處理器核構成處理器系統
9．4擴展處理器核的設計原理
9．5擴展處理器核的設計與實現
9．6添加七段數碼管控制器模塊
9．7添加狀態寄存器模塊

第10章片上嵌入式系統的構建與實現
10．1片上嵌入式系統的概念